JP2000299448A - ダイラムセルキャパシタ及び製造方法 - Google Patents

ダイラムセルキャパシタ及び製造方法

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Abstract

(57)【要約】 【課題】 ＤＲＡＭセルキャパシタ及びその製造方法に
関する。 【解決手段】 半導体基板上に第１絶縁膜１２４を形成
する段階；第１絶縁膜１２４上部に第１導電膜１２６及
び第２絶縁膜１２８を順に形成する段階；第１導電膜１
２６と第２絶縁膜１２８を食刻し、活性領域と整列され
た第１開口部１３４を形成する段階；第１開口部１３４
の内部に第１キャパシタ誘電膜１３６を形成する段階；
第１キャパシタ誘電膜１３６上部に第２導電膜１３８を
形成する段階；第１キャパシタ誘電膜１３６と第２導電
膜１３８を食刻し、第１開口部１３４を側壁にスぺーサ
ーを形成する段階；第１開口部１３４の側壁に形成され
たスぺーサーをマスクとして第１開口部１３４の下部に
形成された第１絶縁膜１２４を食刻し、第２開口部を形
成する段階；第１開口部と第２開口部に第３導電膜１４
４を形成する段階を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＤＲＡＭ(dynamicrandomaccess
memory)セルキャパシタ(cell capacitor)及びその製造
方法に関する。
【０００２】
【従来の技術】半導体基板上に製造される素子の集積度
が増加するに従い、ＤＲＡＭにおいて、データ貯蔵のた
めのセルキャパシタが占有することができる面積も縮少
している。したがって、半導体ウェーハ上に形成される
キャパシタの静電容量は、デザインルール(design rul
e)が縮少されることにより減少されつつある。
【０００３】しかし、ＤＲＡＭセルキャパシタにおい
て、アルファ粒子(alpha particle)によるソフトエラー
(soft error)に高い抵抗性を保ち、または雑音(noise)
による誤動作を防止するため、十分な静電容量(capacit
ance)を持つセルキャパシタを具備することを要する。
即ち、デザインルールがディプサブハフマイクロン(dee
p-sub-half-micron)レベルであるギガビットレベル高集
積ＤＲＡＭのセルキャパシタの場合でも、少くとも３０
フエムトファラット(ｆＦ)以上の静電容量の確保が要す
ることと当業界では認識されている。
【０００４】半導体基板上の許容された狭い面積におい
て、高容量のキャパシタを具現するため、一つの方法と
して、積層形(stacked)構造または円筒形(cylindrical)
構造に半球形結晶粒(ＨＳＧ; hemispherical grain)を
成長させてキャパシタの有効表面積を増大させるキャパ
シタ構造が研究開発されている。しかし、集積度がギガ
ビット以上になると、最少線幅がディプサブハフマイク
ロン以下に縮少することによりリソグラフィ工程で発生
するミスアラインメント(misalignment)問題と隣接貯蔵
ノード(storage node)間のブリッジ(bridge)の発生可能
性が増大されている。このような隣接ノード間のブリッ
ジ現象は、トゥインビット(twin bit)不良とマルチビッ
ト(multi bit)不良を起すため、高集積ＤＲＡＭを具現
する問題点がある。
【０００５】ボックス(box)形スタックセル(stacked ce
ll)構造において、前記のブリッジ問題は、貯蔵ノード
の間隔を増加させる場合、緩和することはできるが、貯
蔵ノード間隔を増大させる場合、貯蔵ノードの表面積が
減少するため、結果的にセルキャパシタの静電容量を減
少させる結果になる。最近このような問題点を解決する
ため、犠牲酸化膜(sacrificial oxide)を利用してシリ
ンダー構造を形成する技術が提示され、これは凹面(con
cave)構造と呼ばれる。
【０００６】凹面構造のセルキャパシタは、内部へシリ
コンを全部つめる方式とコンタクト側面のみつめる方式
(シリンダー形キャパシタ)がある。シリンダー形態の場
合、シリンダー内部のみ半球形結晶粒(hemispherical g
rain; ＨＳＧ)を成長させ、表面積を増大させる方法が
提示されているが、シリンダー内部を誘電体膜と上部電
極とでカバーしなければならないため、高集積化には適
さない。一方、コンタクト内部をカバーしてボックス形
下部電極を形成する場合は、多数の写真工程を必要とす
る短所があり、半球形結晶粒を形成する場合、隣接電極
とのブリッジ(bridge)問題は当然に発生することにな
る。
【０００７】図１〜図４は、従来技術による凹面構造の
セルキャパシタ製造方法を表わしている。図１〜図４に
表わした従来技術は、犠牲酸化膜５０を用いて貯蔵ノー
ド形態のコンタクト５１を形成し、貯蔵ノードシリコン
５７を蒸着した後、コンタクト保護酸化膜５９を埋立
し、セル分離工程を成した後、犠牲酸化膜５０及びコン
タクト保護酸化膜５９を除去することにより、シリンダ
ー５７形貯蔵ノードを製造する。
【０００８】このような犠牲酸化膜を利用したシリンダ
ー形キャパシタ製造技術は、Ｓ.Ｐ.Ｓｉｍ等が１９９６
年度ＩＥＤＭ学会誌(Technical Digest of Internation
al Electron Device Meeting)第５９７ページないし第
６００ページで発表された論文“A New Planar Stacked
Technology (PST) for Scaled and Embedded DRAMs"に
詳述されている。しかし、図１〜図４に記述された従来
技術による貯蔵ノード製造方法は、犠牲酸化膜除去工程
で湿式食刻によるリフトオフ(lift off)方式を使用する
ため、セル分離のためにＣＭＰ研磨(chemical mechanic
al polishing)または再食刻(etch-back)工程後、段差部
位に残っているポリシリコンのリフトオフ問題が発生す
る。
【０００９】即ち、図５、図６で示したように犠牲酸化
膜５０を利用した貯蔵ノードコンタクト５１の形成段階
において、貯蔵ノード間の間隔が微細であり、コンタク
トが不完全に開いた場合(当業界では‘ＮＯＴ ＯＰＥ
Ｎ’と呼ぶ)、貯蔵ノードポリシリコン５７蒸着後セル
分離のためのＣＭＰ食刻段階で形成されたポリシリコン
破片６０が後続湿式食刻による犠牲酸化膜５０除去過程
で剥離され、浮遊しながらセル領域へ付着される場合、
素子の不良を誘発することもある。このように、コンタ
クトが不完全に開かれる問題は、下部膜質の構造により
段差が生ずる場合もある。
【００１０】また、埋没コンタクト(ＢＣ; burried con
tact)形成時に、使用される整列字(alignment key)をパ
ターン食刻する段階で、前述した貯蔵ノード形成のため
の犠牲酸化膜食刻工程と類似した段差を発生させるた
め、デザインルールが縮少され、ピッチの大きさが微細
になる場合では、整列字が不完全に開くこともあり得
る。この場合でも、図５、図６で示したようなポリシリ
コン彫刻６０が酸化膜除去過程で剥離され、セル領域へ
付着する場合、素子の不良を起すこともある。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
第１目的は、セル分離のために食刻工程後段差部位に残
っているシリコンのリフトオフ問題を解決したセルキャ
パシタ及びその製造方法を提供することにある。本発明
の第２目的は、上記第１目的に加えて、犠牲酸化膜のリ
フトオフ段階無しのセルキャパシタ及びその製造方法を
提供することにある。
【００１２】本発明の第３目的は、上記第１目的に加え
て、写真工程段階の回数を減少させることができるセル
キャパシタ及びその製造方法を提供することにある。本
発明の第４目的は、上記第１目的に加えて、セルキャパ
シタの下部電極と下部電極コンタクトの間の誤整列の発
生を防止できるセルキャパシタ及びその製造方法を提供
することにある。
【００１３】
【課題を解決するための手段】本発明は上部電極、下部
電極パターン及び下部電極コンタクトを同時に一つの写
真工程で形成できるセルキャパシタ形成方法に関する。
また、上部電極が下部電極より先に形成されることを特
徴とする。上記の目的を達成するために、本発明のセル
キャパシタ形成方法によれば、先に半導体基板上にソー
ス・ドレイン領域を持つトランジスタが形成される。上
記トランジスタの一側のソース・ドレイン領域上にビッ
トラインパッド（pad）が形成される。上記ビットライ
ンパッド及びトランジスタの間に第１層間絶縁膜が蒸着
される。
【００１４】上記第１層間絶縁膜を貫通し、ビットライ
ンパッドへ電気的に連結されるビットラインパターンを
形成する。上記第１層間絶縁膜及び上記ビットラインパ
ターン上に第２層間絶縁膜が形成される。上記第２及び
第１層間絶縁膜を貫通し、上記トランジスタの他側のソ
ース・ドレイン領域へ電気的に連結されるキャパシタ下
部電極パッドが形成される。
【００１５】続いて、下部電極パッド及び上記第２層間
絶縁膜上に第３層間絶縁膜が形成される。また、第３層
間絶縁膜上にキャパシタ上部電極用の第１導電膜及び第
４層間絶縁膜が順に蒸着される。第４層間絶縁膜上にホ
トレジスト（photoresist）膜がスピンコード（spin-co
de）されパターンが形成する。
【００１６】続いて、パターン化されたホトレジスト膜
を用いて上記第４層間絶縁膜が乾式食刻され、オープン
ニング（opening）が形成される。次に、上記ホトレジ
スト膜を除去したあと、上記第４層間絶縁膜を湿式食刻
し、上記オープンニングサイズを増加させる。これは、
キャパシタ下部電極の表面積を増加させるためである。
上記キャパシタ上部電極用第１導電膜を乾式食刻して下
部電極用トレンチを形成する。このとき、食刻されてい
ない第１導電膜は、上部電極として用いられる。
【００１７】したがって、下部電極用トレンチパターン
と上部電極が同時に一つの写真工程で形成する。上記ト
レンチ内部にキャパシタ誘電膜が薄く蒸着される。上記
トレンチ内部の誘電膜上には、スペーサー形成のための
第２導電膜を形成する。第２導電膜は、チタニウム窒化
膜で形成可能である。また、チタニウム窒化膜・ドーピ
ングされたポリシリコン膜の二重膜で形成することもで
きる。上記第２導電膜が食刻され、トレンチ側壁にスペ
ーサーが形成される。
【００１８】上記スペーサーをマスクとして使用し、ト
レンチ下部の誘電膜及び第２層間絶縁膜が食刻されて上
記下部電極パッドを露出させるコンタクトオープンニン
グを形成する。このとき、上記コンタクトオープンニン
グは、自己整列方式で形成される。上記トレンチ及び上
記コンタクトオープンニングを完全に満たされるように
下部電極用第３導電膜が蒸着され、上記第４層間絶縁膜
を食刻停止層として上記第３導電膜が食刻されてキャパ
シタは完成される。ここで、上記第４層間絶縁膜は、上
部電極及び下部電極の短絡を防止する。
【００１９】上述の方法において、上記第４層間絶縁膜
上に反射防止膜(antireflection coating; ＡＲＣ)でシ
リコンオキシニトライト(ＳｉＯＮ)をさらに形成でき
る。この場合、上記下部電極用トレンチの形成は、次と
同じである。上記第４層間絶縁膜上へ反射防止膜を蒸着
可能にする。上記反射防止膜上にホトレジスト膜パター
ンが形成され、これを使用して上記反射防止膜及び上記
第４絶縁膜は乾式食刻され、オープンニングが形成され
る。上記ホトレジストパターンが除去されたあと、上記
反射防止膜をマスクで上記第４絶縁膜に対する湿式食刻
が行われる。
【００２０】このとき、上記第４絶縁膜は、上記オープ
ンニングの側面方向に食刻される。続いて、上記第１導
電膜は乾式食刻されて、下部電極用トレンチ形態の第１
開口部が形成される。図１３〜図２２を参照し、本発明
の一つの実施形態に従い、新規なスタック形キャパシタ
形成方法を説明する。
【００２１】まず、下部電極パッド上に形成された絶縁
膜上に上部電極用導電膜及び上・下部絶縁膜の絶縁を極
大化するための他の絶縁膜が形成される。写真食刻工程
により上部電極パターンを形成する。このとき、上部電
極パターン間のオープンされた第１開口部(トレンチ)が
生成され、これは後続工程でキャパシタ下部電極が形成
される領域である。即ち、一つの写真工程で上部電極パ
ターン及び下部電極形成用トレンチが同時に形成され
る。
【００２２】したがって、工程は複雑であり、費用が多
く要する写真工程回数を減じることができる。上記トレ
ンチ形態の第１開口部に誘電膜を形成し、下部電極用導
電膜が蒸着され、下部電極をセル単位で分離するため、
全面食刻工程が遂行されて下部電極が完成すると同時に
図１６に示したようにスタック形キャパシタは完成され
る。
【００２３】また、本発明の第１実施形態では、半導体
基板上に形成されたコンタクトパッド上へ第１絶縁膜１
２４を形成する段階；上記第１絶縁膜上部に第１導電膜
１２６及び第２絶縁膜１２８を順に沈積する段階；上記
第１導電膜と上記第２絶縁膜を食刻し、上記コンタクト
パッドに整列された開口部１３４を形成する段階；上記
開口部に第１キャパシタ誘電膜１３６を沈積する段階；
上記第１キャパシタ誘電膜１３６上部に第２導電膜１３
８、１４０を沈積する段階；上記第１キャパシタ誘電膜
と上記第２導電膜を非等方性食刻し、上記開口部の側壁
にスぺーサーを形成する段階；上記開口部の側壁に形成
されたスぺーサーをマスクで上記第１絶縁膜１２４を食
刻し、上記コンタクトパッド１２２を露出させる段階；
上記第２導電膜上部に第３導電膜１４４を沈積し、上記
露出されたコンタクトパッド１２２と上記第２導電膜１
３８、１４０及び上記第３導電膜１４４を電気的に接続
する段階；上記第３導電膜１４４で塗布された開口部を
各々隣接した開口部からセル単位で分離する段階を含む
セルキャパシタ製造方法を提供する。
【００２４】このとき、本発明の第１実施形態によるキ
ャパシタ製造方法は、上記第３導電膜１４４を上記開口
部へ十分に埋立し、キャパシタの下部電極で利用するこ
とを特徴とする。一方、本発明の第２実施形態に従うキ
ャパシタ製造方法は、上記第１実施形態の最後の製造段
階を変形し、第３導電膜１４４で上記開口部を完全に埋
立する代りに、上記第２導電膜１４０及び露出された上
記コンタクトパッド１２２上部に上記第２導電膜と上記
コンタクトパッドがたがいに接続されるように上記第３
導電膜を形成し、その上部に第２キャパシタ誘電膜２０
６及び第２プレートノード２０７を形成することによ
り、シリンダーの内部及び外部に全部誘電膜を具備した
キャパシタを形成する方法を提供する。
【００２５】また、本発明による新しいキャパシタ装置
で半導体基板に形成されたコンタクトパッドと;上記半
導体基板上の第１絶縁膜上部にパターン形成された第１
導電膜と;上記第１導電膜上部にパターン形成された第
２絶縁膜と;上記第１導電膜及び上記第２絶縁膜の両側
壁に形成された第１誘電膜と上記第１誘電膜の上に形成
された第２導電膜を含むスぺーサーと;上記スぺーサー
の両側壁に形成され、上記コンタクトパッドと接続され
ている第３導電膜を含む半導体装置を提供する。
【００２６】
【発明の実施の形態】以下、本発明によるセルキャパシ
タ及びその製造方法の実施形態を図７〜図２２を参照し
て詳細に説明する。図９〜図２２において、図７及び図
８で表わした構成要素と同一の機能を有する構成要素に
対しては、同一の参照番号を併記する。本発明は、セル
キャパシタ及びその製造方法に関するもので、厚い上部
電極シリコン膜を通じて下部電極パターンがトレンチ形
で形成され、上記トレンチを通じて誘電膜と下部電極が
形成される特徴がある。
【００２７】即ち、キャパシタの下部電極と上部電極工
程の順序を変えることにより下部電極コンタクト、下部
電極及び上部電極が一回の写真工程パターンにより形成
される。また、下部電極コンタクトが下部電極に対し、
自己整列的(self-alignedmanner)な方法で形成する特徴
がある。
【００２８】図７は、本発明の第１及び第２実施形態に
よるセルキャパシタ形成において、下部電極パッド形成
後の半導体基板を概略的に表わしたレイアウト平面図で
ある。図示されたように、半導体基板上に多数の活性領
域１０２が形成されていて、これらの各活性領域１０２
は、素子隔離領域により囲まれ、電気的に絶縁されてい
る。多数のワードライン１０６がたがいに、平行に上記
活性領域を横切りして形成されている。隣接したワード
ラインは、絶縁膜（第１層間絶縁膜）により電気的に絶
縁されている。多数のビットライン１１８は、たがいに
平行するように上記ワードライン１０６と交叉しながら
上記活性領域１０２の間に形成されている。
【００２９】上記ビットライン１１８は、上記ワードラ
イン１０６と絶縁膜（第２層間絶縁膜）により絶縁され
ていて、絶縁膜の所定の部分（ビットラインコンタク
ト）及びビットラインコンタクトパッド１１２を通じで
上記半導体基板の活性領域１０２と電気的に連結されて
いる。上記ビットライン１１８上に絶縁膜（第３層間絶
縁膜）が形成され、上記第３層間絶縁膜、第２層間絶縁
膜及び第１層間絶縁膜の所定の部分を通じで上記半導体
基板の活性領域へ電気的に連結される下部電極コンタク
トパッド１２２が形成されている。
【００３０】図８は、本発明の第１及び第２実施形態に
よりセルキャパシタの形成において、上部電極パターン
及び下部電極用コンタクトパッドは、開口された半導体
基板を概略的に表わしたレイアウト平面図である。図示
されたように、下部電極形成用開口部が上部電極パター
ン１３２により囲まれており、上記上部電極パターンと
下部電極形成用トレンチは、同時に一つの写真工程で形
成される。上記上部電極パターン１３２の間に形成され
ている上記下部電極用トレンチは、下部電極コンタクト
パッド上に配列され、長方向はビットラインと平行する
方向である。
【００３１】図７で表わした構造の形成方法を図９〜図
１２を参照して説明する。図９及び図１１は、図７のＡ
−Ａ’方向(ワードライン方向)に切断された断面を概略
的に表わした図面であり、図１０及び図１２は、図７の
Ｂ−Ｂ’方向（ビットライン方向）に切断された断面を
表わした図である。本発明のより容易な理解のため、ビ
ットライン方向及びワードライン方向に切断された図面
を同時に参考して説明する。
【００３２】初めに、図９及び図１０を参照すれば、浅
いトレンチ分離(shallow trench isolation)工程で素子
分離領域１０４が半導体基板内部に所定の深さで形成さ
れ、これにしたがい多数の活性領域１０２が定義され
る。通常的な方法でウエル(well)及びトランジスタしき
い電圧(threshold)調節のためのイオン注入工程が遂行
される。つぎに、通常の方法により互に平行して走るワ
ードライン、即ち、トランジスタゲート１０６が上記活
性領域を横切りながら形成される。
【００３３】よく知られたように、上記トランジスタ１
０６は、ゲート酸化膜(図示していない)、ゲート電極
(１０６ａ、１０６ｂ)、ハードマスク(１０６ｃ)及びソ
ースドレイン領域（図示していない）を含む。上記ゲー
ト電極は、ポリシリコン１０６ａ及び金属シリサイト１
０６ｂの二重層に形成されることもできる。上記ハード
マスク１０６ｃは、通常、シリコン窒化膜で形成でき、
上記トランジスタを保護する。
【００３４】続いて、上記トランジスタ１０６の間の空
間を完全にカバーさせるように第１層間絶縁膜１１０が
蒸着される。工程マージンを増加させるため、ビットラ
イン用ランドングパッド１１２が形成される。詳述すれ
ば、上記第１層間絶縁膜１１０上にホトレジスト膜（図
示していない）を蒸着してパターンが形成され、パター
ン化されたホトレジスト膜を使用して、上記第１層間絶
縁膜の所定の部分が食刻され、上記トランジスタの所定
のソース・ドレイン領域を露出させる。
【００３５】上記露出された部分は、導電物質でカバー
され、導電性パッド１１２即ち、ビットライン用コンタ
クトパッドが形成される。上記結果物上に第２層間絶縁
膜１１４が蒸着された上記ビットラインコンタクトパッ
ド１１２を露出させるビットラインコンタクト１１６が
形成される。また、上記トランジスタ１０６と交叉し、
互に平行に走る多数のビットラインパターン１１８が上
記第２層間絶縁膜１１４上に形成される。上記ビットラ
インパターン１１８は上記第２層間絶縁膜１１４内に形
成されたビットラインコンタクト１１６を通じて下部の
パッド１１２と電気的に連結される。
【００３６】図１１及び図１２を参照すれば、ビットラ
インパターン１１８は導電層１１８ａ及びこれを保護す
る絶縁膜１１８ｂで形成されでおり、上記導電層１１８
ａはたとえば、チタニウム窒化膜、タングステン膜等で
形成される。上記絶縁膜１１８ｂは、シリコン窒化膜と
して形成し、これは後続工程で形成される第３絶縁膜１
２０である酸化膜と食刻選択比は優れており、下部電極
パッド形成のための自己整列コンタクト(self align co
ntact)食刻時に食刻マスクとして機能する。
【００３７】ビットラインパターン１１８を形成した
後、酸化膜(図示していない)を全面蒸着し、物理化学的
研磨(chemical mechanical polishing)を通じて平坦化
する。続いて、窒化膜１２０ａと酸化膜１２０ｂからな
る第３層間絶縁膜１２０を蒸着したあと、下部電極コン
タクトパッド形成のための写真及び食刻工程を利用して
上記トランジスタ１０６両側の活性領域まで、上記絶縁
膜等を除去して開口する。
【００３８】上記開口領域及び上記第３層間絶縁膜１２
０上へ導電物質（例をあげるとドーピングされたポリシ
リコン）を蒸着した後、物理化学的研磨又はエッチバッ
ク（etch back）工程を利用して平坦化すれば下部電極
コンタクトパッド１２２は、図９〜図１２に示したよう
に形成される。以後の工程は本発明において、最も重要
なセルキャパシタ形成工程として、第１実施形態は、加
えた図１３〜図１６を参照して説明し、第２実施形態は
図１７〜図２２を参照して説明する。
【００３９】本発明では、キャパシタ上部電極が下部電
極より先に形成することを特徴としており、これは１回
の写真工程で上部電極パターン、下部電極用トレンチ及
び下部電極コンタクトが同時に形成されることを特徴と
する。図１３〜図１６は、本発明の第１実施形態による
セルキャパシタ製造方法を図８のＡ-Ａ’方向(ワードラ
イン方向)に切断した断面図であり、図９〜図１２に表
わした工程以後の段階を工程順に示す図である。
【００４０】初めに図１３を参照すれば、上記下部電極
コンタクトパッド１２２及び上記第３層間絶縁膜１２０
上へ第４層間絶縁膜１２４で酸化膜がは蒸着される。上
記酸化膜１２４上にキャパシタ上部電極用導電膜１２６
が形成される。上記上部電極用導電膜１２６は、キャパ
シタ下部電極の高さを決定し、これは、キャパシタの容
量と直接的な関係がある。上部電極用導電膜１２６とし
ては、通常ドーピングされたポリシリコンが使用され
る。
【００４１】続いて、上記上部電極用導電膜１２６上に
下部電極との絶縁のため、第５層間絶縁膜１２８が蒸着
される。上部電極パターンを形成するためのホトレジス
トパターン１３０は、上記第５層間絶縁膜１２８上に形
成される。上記ホトレジストパターン１３０をマスクと
して使用し、上記第５層間絶縁膜１２８及び上記上部電
極用導電膜１２６を食刻し、上部電極パターン１３２を
形成し、これと同時に下部電極形成のためのトレンチ１
３４は、図１４に示したように上記下部電極コンタクト
パッド１２２上に整列されて形成する。
【００４２】また、本発明による好ましい実施形態とし
て、キャパシタの容量を極大化するため、上部電極１３
２を形成したあと、半球形結晶粒(hemispherical grai
n; ＨＳＧ)を表面に形成できる。キャパシタのキャパシ
タンスは、下部電極の表面積に比例するので、形成され
るトレンチの大きさが大きくなる程、キャパシタンス
は、それに比例して増すことになる。このため、初めに
上記ホトレジストパターン１３０を使用して酸化膜１２
８を異方性食刻してオープンニングを形成し、上記ホト
レジストパターン１３０を除去したあと、上記酸化膜１
２８に対して等方性食刻である湿式食刻を遂行し、上記
オープンニングの大きさを増加させる。
【００４３】上記増加されたオープンニングをマスクと
して使用して上記上部電極用導電膜１２６を異方性食刻
し、ホトレジストパターンにより定義されたオープンニ
ングにくらべ、大きさが増加されたトレンチが形成さ
れ、これは写真工程のデザインルール(design rule)を
ゆるめる効果がある。また、上記第５層間絶縁膜１２８
である酸化膜上に反射防止膜(図示していない)をさらに
形成することもできる。上記反射防止膜でシリコンオキ
シニトライト(ＳｉＯＮ)を使用することもできる。これ
が上述した酸化膜１２８に対する湿式食刻工程時、マス
クの役割を果し、食刻が上記酸化膜１２８の側面だけ起
こるようにする。
【００４４】続いて、形成された上部電極パターン全面
に、キャパシタを形成するための誘電膜１３６を蒸着す
る。下部電極を形成するために、全面へ下部電極用導電
膜１３８、１４０を薄く蒸着し、全面乾式食刻を行な
い、上記トレンチ１３４内部の底に蒸着された誘電膜と
下部電極用導電膜１３８、１４０を等方性食刻すること
により、上部電極パターン側面、即ち、トレンチ側面に
導電膜スぺーサーが形成される。
【００４５】上記導電膜は、たとえば、チタニウム窒化
膜１３８及びドーピングされたポリシリコン膜１４０で
形成することもできる。上記チタニウム窒化膜１３８は
約２００Åないし５００Å厚さを有し、上記ポリシリコ
ン膜１４０は、約５０Åないし１,０００Å厚さを有す
る。また、上記ポリシリコン膜１４０を省略し、チタニ
ウム窒化膜１３８のみ下部電極用導電膜を形成すること
もできる。
【００４６】次に、図１５を参照すれば、上記導電膜ス
ぺーサーを用いて上記トレンチ１３４底を形成する上記
第４層間絶縁膜１２４が食刻され、下部電極パッド１２
２を露出させる下部電極コンタクト１４２が形成され
る。ここで、上記下部電極コンタクト１４２は、上記ト
レンチ１３４に対し自己整列的(self-aligned manner)
に形成される。
【００４７】つぎの工程は、下部電極形成工程として、
図１５で示した構造全面に下部電極用導電膜が、上記ト
レンチ１３４を完全にカバーするように蒸着され、上記
上部電極パターン上部の第５層間絶縁膜が表わすまで全
面等方性食刻工程が行なわれ、下部電極１４４をセル(c
ell)単位に分離し、これにより図１６に示したようにス
タック形キャパシタが完成される。このとき、第５層間
絶縁膜１２８が完全に除去されるように全面等方性食刻
工程を行なうこともできる。
【００４８】また、上記下部電極用導電膜は、たとえ
ば、ドーピングされたポリシリコンを使用することがで
きる。図１６で示したように、本発明によるスタック形
キャパシタは、下部電極１４４の間で埋没された上部電
極１３２を有し、これらの間の電気的絶縁は、上記上部
電極上の第５層間絶縁膜により極大化される。後続工程
として、通常的な配線工程が行なわれる。
【００４９】前記したように、本発明の第１実施形態に
よれば、下部電極形成用トレンチは、上部電極パターン
形成と同時に成立し、上記のトレンチを通じて下部電極
ポリシリコンが下部電極コンタクトパッドに連結される
ため、これと関連された写真工程は減少する。すなわ
ち、下部電極コンタクト、下部電極及び上部電極等、通
常３回の写真工程が、１回の写真工程で成り立つことが
できる。また、下部電極コンタクトと下部電極は自己整
列的に形成される。
【００５０】図１７〜図２２は、本発明の第２実施形態
によるセルキャパシタの製造方法を図８のＡ−Ａ’（ワ
ードライン方向）に切断した断面図であり、図９〜図１
２で表わした工程以後の段階を工程順に示す図である。
第２実施形態の完成図である図２２を初めに参照すれ
ば、半導体基板１００上に形成された第４層間絶縁膜１
２４上部へ厚い厚さの第１プレート２０１層と第５層間
絶縁膜２０２層がパターン形成されていて、上記第１プ
レート２０１と第２絶縁膜２０２の両側壁に第１キャパ
シタ誘電膜２０３と第１貯蔵ノードコンタクト２０４が
順にスぺーサー形態で形成されている。
【００５１】続いて、第１貯蔵ノードコンタクト２０４
の両側壁に形成された第２貯蔵ノードコンタクト２０５
は、下部のコンタクトパッド１２２と接続されている。
また、第２貯蔵ノードコンタクト２０５の上部には第２
キャパシタ誘電膜２０６が形成され、その上に第２プレ
ート２０７が形成されている。したがって、たがいに隣
接している第１貯蔵ノードコンタクト２０４及び第２貯
蔵ノードコンタクト２０５で構成された貯蔵ノードの内
壁には、第２キャパシタ誘電膜２０６と第２プレート２
０７、外壁には第１キャパシタ誘電膜２０３と第１プレ
ート２０１を形成することにより、円筒形ポリシリコン
貯蔵ノードの内外壁にキャパシタ誘電膜が形成される。
【００５２】また、第１プレート２０１と第２プレート
は、絶縁膜２０８を間において、たがいに第１プレート
コンタクト２０９と第２プレートコンタクト２１１を通
じて電気的に接続されている。第２実施形態の完成図で
ある図２２に示したセルキャパシタ下部の構造物を説明
する。半導体基板１００には、素子分離領域１０４が形
成されていて、第１層間絶縁膜１１０と第２層間絶縁膜
１１４上部にビットライン１１８が形成されている。
【００５３】本発明の第２実施形態によるセルキャパシ
タは、図２２に示したように、厚いプレートシリコン層
２０１を通じて第１キャパシタ誘電膜２０３と貯蔵ノー
ド２０４、２０５を形成した後、第２キャパシタ誘電膜
２０６を蒸着し、第２プレート２０７を形成することに
より、シリンダー形態のキャパシタ構造を具現されるた
め、従来技術が持つ犠牲酸化膜リフトオフ問題を解決す
る。すなわち、本発明によるセルキャパシタ製造方法
は、セル分離のためのＣＭＰ食刻段階で、第２プレート
ノードポリシリコンはたがいに連結され、ウェハ表面を
カバーしているため、化学溶液（たとえばＬＡＬ５００
溶液）による犠牲酸化膜除去段階でポリシリコンのリフ
トオフ問題を防止することができる。
【００５４】本発明によるセルキャパシタの製造方法を
図１７〜図２２に参照し、詳細に説明する。図１７は、
本発明によるセルキャパシタ製造のための貯蔵ノードコ
ンタクトを形成した後の工程断面図である。図１７を参
照すれば、セルアレー(cell array)を形成するため、活
性領域と非活性領域を素子分離領域１０４として分離
し、ウエル(well)及びトランジスタしきい電圧(thresho
ld)調節のためイオン注入工程を進行する。続いて、ゲ
ートとゲートスぺーサーを形成し、トランジスタを形成
した後（図示していない）、全面へ絶縁膜１１０を蒸着
してこれを分離させ、工程マージン増加のため、ビット
ラインコンタクトパッドを形成する。
【００５５】また、上記工程結果物上部に絶縁膜１１４
を全面蒸着した後、ビットラインコンタクトをセルラン
ドングパッド(lanbding pad)上に形成される。ビットラ
イン１１８を形成するため、導電層(たとえば、チタニ
ウムナイトライドとタングステンの積層)を全面に蒸着
し、貯蔵ノードコンタクトパッドを形成するため、自己
整列コンタクト(self-aligned contact; ＳＡＣ)食刻の
ときに、食刻マスクを使用するための窒化膜を形成す
る。
【００５６】続いて、ビットライン１１８上部に酸化膜
を全面蒸着し、ＣＭＰ工程等を利用して平坦化を遂行し
たあと、また窒化膜と酸化膜を順に蒸着したあと貯蔵ノ
ードコンタクトパッド１２２を形成するため、リソグラ
フィ工程と食刻工程を利用して、活性領域まで酸化膜を
除去し、オープンする。前記の工程段階は、本発明によ
るセルキャパシタ製造方法の第１実施形態を具現するた
め、適用させた全段階の工程技術をそのまま適用でき
る。本発明によるセルキャパシタ製造方法として、従来
技術により形成された貯蔵ノードコンタクトパッド１２
２の上部へ第１絶縁膜１２４を塗布する。
【００５７】第１絶縁膜１２４の好ましい実施形態とし
て、シリコン酸化膜を使用することもできる。続いて、
キャパシタの上部電極形成のための第１プレート２０１
用第１導電膜を沈積し、その上に第２絶縁膜２０２を塗
布する。第２絶縁膜の好ましい実施形態として、シリコ
ン窒化膜を用いることもできる。第１プレートパターン
２０１用導電膜の好ましい実施形態として、ドーピング
されたポリシリコンを用いることができ、積層された第
１導電膜と第２絶縁膜を貯蔵ノードコンタクトパターン
をマスクとして、シリンダー形第１開口部２４０を食刻
形成する。
【００５８】また、キャパシタのキャパシタンス容量を
増大させるために、第１プレートパターン２０１表面に
半球形結晶粒(hemispherical grain; ＨＳＧ)を形成す
ることができる図１７で示した第１絶縁膜１２４は、図
１４で示した第４層間絶縁膜と同じものであり、第２実
施形態では、便宜上第１絶縁膜と称する。また、図１７
で示した第１プレート２０１、第２絶縁膜２０２と第１
開口部２４０は、第１実施形態を説明する図１４におい
て各々上部電極パターン１３２、第５層間絶縁膜１２８
と下部電極用トレンチ１３４に対応する。
【００５９】本発明の第２実施形態の場合でも、前記し
た第１実施形態において、詳述したようなキャパシタの
キャパシタンスを増大させるために、開口された第１開
口部２４０の面積を拡大させる工程を追加に適用させる
ことができる。このため先に、上記ホトレジストパター
ンを用いて第２絶縁膜２０２を異方性食刻してオープン
ニングを形成し、上記ホトレジストパターンを除去した
あと、上記第２絶縁膜２０２に対して等方性食刻である
湿式食刻を行ない上記オープンニングの大きさを増加さ
せる。
【００６０】上記増加されたオープンニングをマスクで
使用し、上記上部電極用第１プレート導電膜２０１を異
方性食刻し、ホトレジストパターンにより定義されたオ
ープンニングに比べ大きさが増加されたトレンチが形成
され、これは写真工程のデザインルール(design rule)
を緩和させる効果がある。また、上記第２絶縁膜２０２
上部に反射防止膜(図示していない)をさらに形成するこ
とができる。
【００６１】上記反射防止膜でシリコンオキシニトライ
ト(ＳｉＯＮ)を使用することができ、これは前記した第
２絶縁膜２０２に対する食刻工程のとき、マスク役割を
し、食刻は上記第２絶縁膜２０２の側面のみ起るように
する。図１８は、第１キャパシタ誘電膜２０３と第１貯
蔵ノードコンタクト２０４を形成したあとの工程断面図
である。図１８を参照すると、第１プレート２０１と第
２絶縁膜２０２で構成されたシリンダー形構造物上に第
１キャパシタ誘電膜２０３と第２導電膜２０４を蒸着
し、非等方性食刻工程を行なうことにより、第１プレー
ト２０１の両側壁に第１キャパシタ誘電膜２０３と第２
導電膜２０４で構成されたスぺーサーを形成する。
【００６２】第２導電膜２０４の好ましい実施形態とし
て、ドーピングされたポリシリコンを用いることもで
き、第２導電膜２０４は第１貯蔵ノードコンタクトで作
用する。また、第２導電膜２０４の好ましい実施形態と
して、チタニウム窒化膜またはチタニウム窒化膜とポリ
シリコンの組合せを用いることもできる。続いて、第１
キャパシタ誘電膜２０３と第１貯蔵ノードコンタクト２
０４で構成されたスぺーサーをマスク層として、第１絶
縁層を食刻することにより、第２開口部を開いて貯蔵ノ
ード用コンタクトパッド２００を露出させる。
【００６３】図１９は、第２貯蔵ノード用導電膜を蒸着
したあとの工程断面図である。図１９を参照すれば、露
出されたコンタクトパッド１２２及び第１貯蔵ノードコ
ンタクト２０４上部に第３導電膜２０５を沈積させるこ
とにより、上記コンタクトパッド１２２と電気的に接続
された第２貯蔵ノードコンタクト２０５を形成する。第
３導電膜の好ましい実施形態として、ドーピングされた
ポリシリコンを用いることもでき、前述した第２導電膜
２０４と第３導電膜２０５は、同時に貯蔵ノードコンタ
クトを構成し、下部のコンタクトパッド１２２に接続さ
れる。
【００６４】図２０は、貯蔵ノード分離を遂行したあと
の工程断面図である。図２０を参照すれば、第２貯蔵ノ
ード２０５の上部に第１開口部が十分に満たされるよう
に第３絶縁膜２３０を沈積したあと、これをＣＭＰ研磨
または再食刻(etch-back)方法で非等方性食刻を遂行す
ることにより、貯蔵ノード分離を遂行することができ
る。このとき、第３絶縁膜２３０は、ステップカバレー
ジ(step coverage)が優れた酸化膜を使用することがで
き、非等方性食刻は、第２絶縁膜２０２が露出されるよ
うに食刻工程を遂行する。本発明による好ましい実施形
態により、第２絶縁膜２０２は、セル分離のための全面
食刻段階で全部除去されることもできる。
【００６５】図２１は、第２キャパシタ誘電膜及び第２
プレートを形成したあとの工程断面図である。図２１を
参照すれば、第３絶縁膜２３０は、食刻工程を通じて除
去され、第２貯蔵ノードコンタクト２０５上部に第２キ
ャパシタ誘電膜２０６を形成する。第３絶縁膜の除去方
法の好ましい実施形態として、ＬＡＬ５００溶液を利用
し、湿式食刻除去をすることができる。
【００６６】この場合、貯蔵ノードコンタクト等は、第
１プレート２０１ポリシリコンで相互連結されているた
めに従来技術とは異なり、リフトオフ問題は生じない。
続いて、第２キャパシタ誘電膜２０６上部に第２プレー
ト２０７形成をするための第４導電膜２０７を蒸着す
る。第４導電膜の好ましい実施形態として、ドーピング
されたポリシリコンを用いることもできる。
【００６７】図２２は本発明によるセルキャパシタの完
成された断面図である。図２２を参照すれば、第２プレ
ート２０７上部に絶縁膜２０８を塗布し、第１プレート
コンタクト２０９と第２プレートコンタクト２１１を形
成することにより、第１プレート２０１と第２プレート
２０７を電気的に接続する。結果的に、本発明の第２実
施形態によるセルキャパシタ構造は、シリンダー形態の
貯蔵ノード２０４、２０５の内壁と外壁に第１誘電膜２
０３と第２誘電膜２０６を形成することにより、シリン
ダーの内と外の全部をキャパシタで使用することにな
る。
【００６８】前記した内容は特許請求範囲をもっと良く
理解できるように、本発明の特徴と技術的長所を概説し
たものである。本発明の特許請求範囲を構成する附加的
な特徴と長所等は以上にて詳述した。開示された本発明
の概念と特定実施形態は、本発明と類似な目的を行うた
めに、他の構造の設計または修正の基本として手早く使
用できることが当該技術分野における熟練者等により確
認されるべきである。
【００６９】また、本発明にて開示された発明の概念と
実施形態は、本発明の同一目的を遂行するため、異なる
構造に修正または設計するための基礎として、当該技術
分野の熟練者等により使用されるであろう。更に、当該
技術分野の熟練者による、そのような修正または変更し
た等価構造は、特許請求の範囲で記述した発明の思想と
範囲をはずれない限度内で多様な変化、置換及び変更も
可能でろう。
【００７０】
【発明の効果】以上のように、本発明によるセルキャパ
シタ及び製造方法は、プレートシリコン層を利用し、貯
蔵ノードパターンをコンタクト形で形成し、このコンタ
クトを利用して貯蔵ノードを形成したあと、第２誘電膜
を形成することにより、従来技術の犠牲酸化膜リフトオ
フ問題を解決する。また、本発明によるスタック形キャ
パシタ製造方法は、一回の写真工程で上部電極、下部電
極及び下部電極コンタクトを形成することができ、工程
上容易であり、費用を節減する効果がある。
【００７１】また、下部電極コンタクトと下部電極は、
自己整列的に形成され、誤整列問題が発生しない信頼性
を持つキャパシタを製造することができる。本発明によ
るセルキャパシタ及び製造方法は、貯蔵ノードコンタク
トと貯蔵ノード下部電極とのミスアラインメント(misal
ignment)問題、ビットラインと下部貯蔵ノードの間の短
絡問題、ゲートと下部貯蔵ノードの間の短絡問題等を改
善する効果がある。また、本発明によるセルキャパシタ
及び製造方法は、トゥインビット(twinbit)不良問題を
解決し、シリンダー内壁及び外壁を全部使用することに
より、静電容量を増大させる効果があり、従来技術に比
べ、リソグラフィ工程の多くの段階を縮少させる効果が
ある。
【図面の簡単な説明】
【図１】 従来技術によるシリンダータイプセルキャパ
シタ製造方法を工程順に表わす図である。
【図２】 従来技術によるシリンダータイプセルキャパ
シタ製造方法を工程順に表わす図である。
【図３】 従来技術によるシリンダータイプセルキャパ
シタ製造方法を工程順に表わす図である。
【図４】 従来技術によるシリンダータイプセルキャパ
シタ製造方法を工程順に表わす図である。
【図５】 従来技術による犠牲酸化膜除去段階で発生す
るシリコンリフトオフ問題を表わす図である。
【図６】 従来技術による犠牲酸化膜除去段階で発生す
るシリコンリフトオフ問題を表わす図である。
【図７】 本発明の第１及び第２実施形態によるセルキ
ャパシタの形成において、下部電極パッド形成後の半導
体基板を概略的に示したレイアウト平面図である。
【図８】 本発明の第１及び第２実施形態によるセルキ
ャパシタの形成において、上部電極パターン及び下部電
極用コンタクトパッドが開口された後の半導体基板を概
略的に示したレイアウト平面図である。
【図９】 本発明の第１及び第２実施形態で共通に適用
されるセルキャパシタ形成方法によりビットラインに窒
化膜スぺーサーを形成した後の工程結果物を図７のＡ-
Ａ’方向(ワードライン方向)に切断した断面図である。
【図１０】 本発明の第１及び第２実施形態と共通に適
用されるセルキャパシタ形成方法に従いビットラインコ
ンタクトを形成後の工程結果物を図７のＢ-Ｂ’方向(ビ
ットライン方向)に切断した断面図である。
【図１１】 本発明の第１及び第２実施形態により共通
に適用されるセルキャパシタ形成方法に従い、貯蔵ノー
ドコンタクトパッドを形成し、その上に窒化膜と酸化膜
を蒸着後の工程結果物として図７のＡ-Ａ’方向(ワード
ライン方向)に切断した断面図である。
【図１２】 本発明の第１及び第２実施形態により共通
に適用されるセルキャパシタ形成方法に従い、貯蔵ノー
ドコンタクトパッドを形成し、その上に窒化膜と酸化膜
を蒸着後の工程結果物として図７のＢ-Ｂ’方向(ビット
ライン方向)に切断した断面図である。
【図１３】 本発明の第１実施形態によるセルキャパシ
タの製造方法を図８のＡ-Ａ’方向(ワードライン方向)
に切断された断面図であって、図９〜図１２に表わした
工程以後の段階を工程順で表わす図である。
【図１４】 本発明の第１実施形態によるセルキャパシ
タの製造方法を図８のＡ-Ａ’方向(ワードライン方向)
に切断された断面図であって、図９〜図１２に表わした
工程以後の段階を工程順に表わす図である。
【図１５】 本発明の第１実施形態によるセルキャパシ
タの製造方法を図８のＡ-Ａ’方向(ワードライン方向)
に切断された断面図であって、図９〜図１２に表わした
工程以後の段階を工程順に表わす図である。
【図１６】 本発明の第１実施形態によるセルキャパシ
タの製造方法を図８のＡ-Ａ’方向(ワードライン方向)
に切断された断面図であって、図９〜図１２に表わした
工程以後の段階を工程順に表わす図である。
【図１７】 本発明の第２実施形態によるセルキャパシ
タの製造方法を図８のＡ-Ａ’方向(ワードライン方向)
に切断した断面図であって、図９〜図１２に表わした工
程以後の段階を工程順に表わす図である。
【図１８】 本発明の第２実施例によるセルキャパシタ
の製造方法を図８のＡ-Ａ’方向(ワードライン方向)に
切断した断面図であって、図９〜図１２に表わした工程
以後の段階を工程順に表わす図である。
【図１９】 本発明の第２実施例によるセルキャパシタ
の製造方法を図８のＡ-Ａ’方向(ワードライン方向)に
切断した断面図であって、図９〜図１２に表わした工程
以後の段階を工程順に表わす図である。
【図２０】 本発明の第２実施例によるセルキャパシタ
の製造方法を図８のＡ-Ａ’方向(ワードライン方向)に
切断した断面図であって、図９〜図１２に表わした工程
以後の段階を工程順に表わす図である。
【図２１】 本発明の第２実施例によるセルキャパシタ
の製造方法を図８のＡ-Ａ’方向(ワードライン方向)に
切断した断面図であって、図９〜図１２に表わした工程
以後の段階を工程順に表わす図である。
【図２２】 本発明の第２実施例によるセルキャパシタ
の製造方法を図８のＡ-Ａ’方向(ワードライン方向)に
切断した断面図であって、図９〜図１２に表わした工程
以後の段階を工程順に表わす図である。
【符号の説明】
５０ 犠牲酸化膜 ５１ コンタクトホール ５２ 貯蔵ノードシリコン ５４ 層間絶縁膜 ５５、１０４ 素子分離領域 ５６、１０２ 活性領域 ５７ 貯蔵ノード ５８ コンタクトパッド ５９ コンタクト保護酸化膜 ６０ 貯蔵ノードシリコン彫刻 １００ 半導体基板 １０２ 活性領域 １０６ トランジスタゲート １１０ 第１層間絶縁膜 １１２ ビットラインパッド １１４ 第２層間絶縁膜 １１６ ビットラインコンタクト １１８ ビットライン １２２ 下部電極コンタクトパッド １２４ 第１絶縁膜 １２６ 第１導電膜 １２８ 第２絶縁膜 １３０ ホトレジストパターン １３２ 上部電極 １３４、２４０ 下部電極用トレンチ １３６ 誘電膜 １３８、１４０ 導電性側壁スぺーサー １４２ 下部電極コンタクト １４４ 下部電極 ２０１ 第１プレート(第１導電膜) ２０２ 第２絶縁膜 ２０３ 第１キャパシタ誘電膜 ２０４ 第１貯蔵ノードコンタクト(第２導電膜) ２０５ 第２貯蔵ノードコンタクト(第３導電膜) ２０６ 第２キャパシタ誘電膜 ２０７ 第２プレート(第４導電膜) ２０８ 絶縁膜 ２０９ 第１プレートコンタクト ２１０ 第１絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 炳俊 大韓民国京畿道龍仁市器興邑農書里７−１ 月桂樹棟309号 (72)発明者 鄭 泰栄 大韓民国京畿道水原市八達区永通洞957− ６番地清明マオル碧山アパート335棟903号

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にキャパシタを製造する方
    法において、 上記半導体基板上に第１絶縁膜を形成する段階;上記第
    １絶縁膜上部に第１導電膜を形成する段階;上記第１導
    電膜を食刻し、上記第１絶縁膜の一部を露出するために
    第１開口部を形成する段階;上記第１開口部の内部に第
    １キャパシタ誘電膜を形成する段階;上記第１キャパシ
    タ誘電膜上部に第２導電膜を形成する段階;上記第１キ
    ャパシタ誘電膜と第２導電膜を食刻し、上記第１開口部
    の側壁にスぺーサーを形成する段階;上記スぺーサーを
    マスクとして上記第１絶縁膜を食刻し、第２開口部を形
    成する段階;上記基板と電気的に連結するため、上記第
    １開口部と上記第２開口部に第３導電膜を形成する段階
    を含む半導体装置の製造方法。
  2. 【請求項２】 第１項において、上記第１導電膜上に
    上記第２絶縁膜を形成する工程をさらに含み、上記第１
    開口部を形成する段階は、 上記第２絶縁膜の一部を選択食刻することによりコンタ
    クト開口部を形成する段階;上記コンタクト開口部をマ
    スクとして利用し、上記第１導電膜を食刻する段階を含
    む半導体装置の製造方法。
  3. 【請求項３】 第２項において、上記コンタクト開口
    部の大きさを増大させる工程段階をさらに含む半導体装
    置の製造方法。
  4. 【請求項４】 第２項において、上記第２絶縁膜は、
    シリコン酸化膜または、シリコン酸化膜とシリコンオキ
    シニトライト膜の積層構造中ある一つであることを特徴
    とする半導体装置の製造方法。
  5. 【請求項５】 第１項において、上記基板と上記第１
    絶縁膜との間に存在する導電パッドを形成する工程段階
    を更に含み、上記第２開口部を形成する段階は、上記導
    電パッドを露出させる段階を含む半導体装置の製造方
    法。
  6. 【請求項６】 第１項において、上記第１導電膜は、
    上記キャパシタのプレート電極用として、ドーピングさ
    れたポリシリコンを含む半導体装置の製造方法。
  7. 【請求項７】 第１項において、上記第２導電膜は、
    チタニウム窒化膜とポリシリコンの中のいずれか一つま
    たは、これらの組合せを含む半導体装置の製造方法。
  8. 【請求項８】 第１項において、上記第３導電膜は、
    上記キャパシタの貯蔵ノード用であり、ドーピングされ
    たポリシリコンを含む半導体装置の製造方法。
  9. 【請求項９】 第２項において、上記半導体装置の製
    造方法は、 上記第３導電膜を上記第１開口部及び上記第２開口部へ
    十分に埋立し、上記第３開口部を満たす段階;上記第３
    導電膜を全面食刻し、セル単位にノード分離する段階を
    さらに含む半導体装置の製造方法。
  10. 【請求項１０】 第９項において、上記第２絶縁膜を
    露出されるように食刻する段階は、ＣＭＰ研磨または再
    食刻工程を遂行し、食刻する段階を含む半導体装置の製
    造方法。
  11. 【請求項１１】 第１項において、上記第１開口部を
    形成する段階は、上記第１開口部に露出された第１導電
    膜表面に半球形結晶粒を形成する段階をさらに含む半導
    体装置の製造方法。
  12. 【請求項１２】 第１項において、上記半導体装置の
    製造方法は、 上記第１開口部と第２開口部を含む基板上に形成された
    第３絶縁膜上部に第３絶縁膜を形成する段階;上記第１
    開口部と第２開口部の内部を除いた領域にたいし第３絶
    縁膜を全面食刻し、セル単位に分離する段階;上記第３
    絶縁膜を除去する段階;上記第３導電膜上部に第２キャ
    パシタ誘電膜及び第４導電膜を順に形成する段階をさら
    に含む半導体装置の製造方法。
  13. 【請求項１３】 第２項において、上記半導体装置の
    製造方法は、 上記第１開口部と第２開口部を含む基板上に形成された
    第３導電膜上部に第３絶縁膜を形成する段階;上記第１
    開口部と第２開口部の中を除いた領域に対して第３絶縁
    膜を全面食刻し、セル単位に分離する段階;上記第３絶
    縁膜を除去する段階;上記第３導電膜上部に第２キャパ
    シタ誘電膜と第４導電膜を順に形成する段階をさらに含
    む半導体装置の製造方法。
  14. 【請求項１４】 第１３項において、上記第３導電膜
    と上記第３絶縁膜を除去する段階は、 上記第２絶縁膜が露出されるように上記第３導電膜と上
    記第３絶縁膜を食刻する段階;上記第１開口部と上記第
    ２開口部の中に残っている上記第３絶縁膜を食刻する段
    階を含む半導体装置の製造方法。
  15. 【請求項１５】 第１３項において、上記半導体装置
    の製造方法は、上記第１導電膜と上記第４導電膜を電気
    的に接続する段階をさらに含む半導体装置の製造方法。
  16. 【請求項１６】 半導体基板を電気的に接続するため
    の第１導電膜;第１誘電膜;第２導電膜を包含し、上記第
    １導電膜は少なくとも上記第２導電膜の側壁に形成さ
    れ、上記第２導電膜は、上記第１導電膜の側壁を覆うこ
    とを特徴とする半導体装置。
  17. 【請求項１７】 第１６項において、 上記第２導電膜により覆われた上記第１導電膜の側壁を
    除外した領域に対して上記第１導電膜の表面に形成され
    た第２誘電膜;上記第２誘電膜上部に形成された第３導
    電膜を含む半導体装置。
  18. 【請求項１８】 第１６項において、上記第１誘電膜
    と上記第１導電膜の間に存在するスぺーサーを含む半導
    体装置。
  19. 【請求項１９】 第１７項において、上記第２導電膜
    と上記第３導電膜がたがいに電気的に接続され、プレー
    ト電極を形成することを特徴とする半導体装置。
  20. 【請求項２０】 第１６項において、上記第１導電膜
    は、シリンダー形態またはその内部が満たされているピ
    ーラ(pillar)型であることを特徴とする半導体装置。
  21. 【請求項２１】 第１８項において、上記第３導電膜
    は、チタニウム窒化膜、ポリシリコンの中で、いずれか
    一つまたはこれらの積層構造を含む半導体装置。
  22. 【請求項２２】 第１７項において、上記第１導電膜
    は、貯蔵ノードを形成し、上記第２導電膜は、キャパシ
    タのプレートノードを形成する半導体装置。
  23. 【請求項２３】 第１６項において、上記第１導電膜
    を基板へ電気的に接続するための導電パッドをさらに含
    む半導体装置。
  24. 【請求項２４】 第１６項において、上記第２導電膜
    の上部層には、上記第２導電膜を上記第１導電膜から電
    気的に絶縁させるため、絶縁膜をさらに含む半導体装
    置。
  25. 【請求項２５】 半導体基板上にキャパシタを形成す
    る方法において、 上記半導体基板上に第１導電膜を形成する段階;上記半
    導体基板の一部が露出されるように上記第１導電膜を食
    刻し、開口部を形成する段階;上記開口部内部に絶縁膜
    を形成する段階;上記絶縁膜上に第２導電膜を形成する
    段階を含む半導体装置の製造方法。
  26. 【請求項２６】 第２５項において、上記第１導電膜
    は、上記キャパシタの上部電極を形成することを特徴と
    する半導体装置の製造方法。
  27. 【請求項２７】 第２５項において、上記第２導電膜
    は、上記キャパシタの下部電極を形成することを特徴と
    する半導体装置の製造方法。
  28. 【請求項２８】 第２５項において、上記第２導電膜
    は、上記露出された半導体基板の一部と接続されたこと
    を特徴とする半導体装置の製造方法。
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