KR100689712B1 - 반도체 메모리 소자의 제조방법 및 그 구조 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 238000000034 method Methods 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000009413 insulation Methods 0.000 claims abstract 3
- 239000011229 interlayer Substances 0.000 claims description 44
- 239000010410 layer Substances 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 21
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B03—SEPARATION OF SOLID MATERIALS USING LIQUIDS OR USING PNEUMATIC TABLES OR JIGS; MAGNETIC OR ELECTROSTATIC SEPARATION OF SOLID MATERIALS FROM SOLID MATERIALS OR FLUIDS; SEPARATION BY HIGH-VOLTAGE ELECTRIC FIELDS
- B03C—MAGNETIC OR ELECTROSTATIC SEPARATION OF SOLID MATERIALS FROM SOLID MATERIALS OR FLUIDS; SEPARATION BY HIGH-VOLTAGE ELECTRIC FIELDS
- B03C1/00—Magnetic separation
- B03C1/02—Magnetic separation acting directly on the substance being separated
- B03C1/28—Magnetic plugs and dipsticks
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- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F1/00—Treatment of water, waste water, or sewage
- C02F1/48—Treatment of water, waste water, or sewage with magnetic or electric fields
- C02F1/481—Treatment of water, waste water, or sewage with magnetic or electric fields using permanent magnets
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- C—CHEMISTRY; METALLURGY
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- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F1/00—Treatment of water, waste water, or sewage
- C02F1/50—Treatment of water, waste water, or sewage by addition or application of a germicide or by oligodynamic treatment
- C02F1/505—Treatment of water, waste water, or sewage by addition or application of a germicide or by oligodynamic treatment by oligodynamic treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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Abstract
본 발명은 트랜지스터 및 캐패시터가 구비된 반도체 메모리 소자의 제조방법 및 그 구조에 관한 것이다. 본 발명에서는 캐패시터 하부전극이 연결되는 버리드 콘택과 비트라인이 연결되는 다이렉트 콘택이 서로 다른 높이를 가지도록 형성한다. 그 결과, 비트라인과 버리드 콘택간 전기적 단락을 방지할 수 있으며, 버리드 콘택과 다이렉트 콘택간의 브리지 발생을 방지하여 반도체 메모리 소자의 전기적 동작 특성을 향상시킬 수 있게 된다.
반도체, 비트라인, 버리드 콘택, 다이렉트 콘택, 브리지, 단락
Description
도 1은 종래 기술에 따른 디램 소자의 일부 단면을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 단면구조를 나타낸다.
도 3a 내지 3f는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조과정을 나타낸다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조과정을 나타낸다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 102: 제1층간절연막
104: 콘택홀 106: 버리드 콘택
108, 108-1: 다이렉트 콘택 110: 제2층간절연막
112: 감광막 마스크 114: 건식 식각 공정
116: 개구 118: 절연막
120: 스페이서 122: 비트라인
124: 제1절연막 126: 제2절연막
128: 제3층간절연막 130: 캐패시터 하부전극
본 발명은 반도체 메모리 소자의 제조방법 및 그 구조에 관한 것으로서, 보다 상세하게는 트랜지스터 및 캐패시터가 구비된 디렘 소자의 제조방법 및 그 구조에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 먼저, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Rrandom Access Memory)등으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 특성이 있다. 반면에, EPROM(Erasable Programmable Read Only Memory) 또는 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 소자는 데이터의 입출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 데이터가 그대로 유지되는 특성이 있다.
한편, 상기 휘발성 메모리 소자중에서도 특히 디램은 통상적으로 하나의 패스 트랜지스터와 하나의 캐패시터로 구성된다. 상기 패스 트랜지스터는 상기 캐패시터에 데이터를 입/출력시키는 스위치와 같은 역할을 하고, 상기 캐패시터는 데이 터를 임시적으로 저장하는 창고와 같은 역할을 한다. 따라서, 상기 캐패시터의 용량, 즉 캐패시턴스(capacitance)에 따라 데이터의 저장 유지능력이 좌우된다. 상기 캐패시턴스가 부족할 경우 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 한다. 따라서, 디램 소자에서는 이러한 데이터 오류를 방지하기 위해 디램에서는 일정 시간이 경과한 후에 데이터를 주기적으로 재저장하는 소위 리프레쉬 동작을 수행하게 된다. 이러한 리프레쉬 동작은 캐패시턴스에 의존하므로 캐패시터의 용량을 증가시키는 것은 리프레쉬 특성, 즉 데이터의 저장시간을 연장시키면서 데이터의 입/출력 특성을 향상시킬 수 있는 원천적인 요인으로서 작용하게 된다.
한편, 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되고 있으며, 그로 인해 반도체 디바이스의 집적도는 점차 증가되고 있다. 그리고, 이처럼 반도체 디바이스가 고집적화 및 대용량화됨에 따라 각각의 메모리 소자를 구성하는 패턴들의 면적 또한 점차 줄어들고 있다.
이처럼, 메모리 소자를 구성하는 패턴들의 면적이 감소됨에 따라 배선의 넓이 뿐만 아니라 배선과 배선 사이의 간격 또한 현저하게 감소되고 있다. 특히, 반도체 기판내에 형성되어 있는 고립된 소자 영역들을 서로 전기적으로 연결시켜 주는 콘택은 얼라인 마진 및 소자분리 마진을 확보하여야 하므로 상당한 면적을 차지하지 않을 수 없다. 따라서, 디자인룰에 여유가 없고 동일한 형태의 패턴이 반복되 는 경우 콘택이 차지하는 면적을 최소화하기 위한 방법으로서 셀프 얼라인 방법이 사용되고 있다
셀프 얼라인이란 구조물의 단차를 이용하여 패턴을 형성하는 방법으로서, 이러한 셀프 얼라인 방법을 이용하면 주변 구조물의 높이나 콘택이 형성될 위치에서의 절연막의 두께 및 식각방법등에 의해 다양한 크기의 콘택을 형성할 수 있다. 따라서, 이러한 셀프 얼라인 방법은 비트라인과 드레인 영역을 연결하는 다이렉트 콘택 및 캐패시터의 하부전극과 소오스 영역을 연결하는 버리드 콘택 형성등에 적극적으로 이용되고 있다.
도 1에는 종래 기술에 따른 디램 소자의 일부 단면이 도시되어 있다.
도 1을 참조하면, 반도체 기판(10) 상부에 버리드 콘택(12) 및 다이렉트 콘택(14)이 형성되어 있다. 여기서, 상기 버리드 콘택(12)은 트랜지스터의 소오스 영역(도시되지 않음)과 접하고 있으며, 다이렉트 콘택(14)은 트랜지스터의 드레인 영역(도시되지 않음)에 접하고 있다. 그리고, 상기 다이렉트 콘택(14) 상부에는 스페이서 절연막(18,20)에 둘러싸인 비트라인(16)이 형성되어 있다. 그리고, 도면상으로는 도시되지 않았지만, 상기 버리드 콘택(12) 상부에는 플레이트 전극, 유전막 및 스토리지 전극으로 이루어진 캐패시터가 형성되어진다.
도 1에 도시된 바와 같이, 디램 소자를 구현함에 있어서, 디자인룰의 한계를 극복하고자 다이렉트 콘택(14) 상부에 협소한 직경을 가지는 하부 비트라인(16a)을 1차적으로 형성한 뒤, 상기 하부 비트라인(16a) 상부에 하부 비트라인(16a)에 비해 보다 큰 직경을 가지는 상부 비트라인(16b)을 2차적으로 형성하고 있다.
그러나, 반도체 디바이스가 점차 고집적화되어감에 따라 사진식각공정 마진이 부족하여 패턴간 미스얼라인이 발생될 우려가 높다. 예컨대, 상기 도 1에 도시되어 있는 것과 같은 하부 비트라인(16a) 및 상부 비트라인(16b)의 이중 구조로 비트라인(16)을 형성할 경우, 특히 참조부호 A로 나타낸 영역에서 패턴간 미스얼라인에 의한 불량이 발생될 확률이 높다. 즉, 하부 비트라인(16a)이 버리드 콘택(12)측으로 치우쳐 패터닝될 경우 비트라인(16)과 버리드 콘택(12)간 단락이 발생할 수 있다.
또한, 버리드 콘택(12)과 다이렉트 콘택(14)이 가까이 근접하여 패터닝될 경우에는 버리드 콘택(12)과 다이렉트 콘택(14) 사이에 브리지(bridge)가 형성되어 단락이 발생하게 된다. 상기 비트라인은 메모리 셀의 데이터를 입출력하는 신호선으로서, 다이렉트 콘택과 미스얼라인되거나 인접한 버리드 콘택과 전기적으로 단락될 경우 디램셀이 정상적으로 동작하지 못하게 된다. 그리고, 버리드 콘택과 다이렉트 콘택간에 브리지가 발생할 경우에도 디램셀이 전기적 동작에 페일이 발생하게 된다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 비트라인과 버리드 콘택간의 전기적 단락을 방지할 수 있는 반도체 메모리 소자의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 버리드 콘택과 다이렉트 콘택간의 브리지 발생을 방 지할 수 있는 반도체 메모리 소자의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 디램 소자의 전기적 특성 저하를 방지할 수 있는 반도체 메모리 소자의 제조방법 및 그 구조를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는, 반도체 기판의 액티브 영역에 형성된 게이트 영역, 소오스 영역, 드레인 영역을 포함하는 트랜지스터; 상기 트랜지스터의 소오스 영역상에 형성되어 있는 소정 높이의 버리드 콘택; 상기 트랜지스터의 드레인 영역상에 형성되어 있으며, 상기 버리드 콘택과 서로 다른 높이로 형성되어 있는 다이렉트 콘택; 상기 다이렉트 콘택상에 형성되어 있으며, 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인; 및 상기 버리드 콘택상에 형성되어 있으며, 상기 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 포함함을 특징으로 한다.
여기서, 상기 다이렉트 콘택에 비해 버리드 콘택이 보다 높게 형성되어 있거나, 상기 다이렉트 콘택에 비해 버리드 콘택이 보다 낮게 형성되어 있음을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판에 게이트 영역, 소오스 및 드레인 영역을 형성하여 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착한 뒤, 상기 층간절연막을 관통하여 상기 트랜지스터의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 버리드 콘택 및 다이렉트 콘택을 형성하는 단계와; 상기 버리드 콘택과 다이렉트 콘택의 높이가 서로 달라지도록, 상기 버리드 콘택 또는 다이렉트 콘택을 선택적으로 식각하는 단계와; 상기 다이렉트 콘택에는 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인을 형성하고, 상기 버리드 콘택에는 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 형성하는 단계를 포함함을 특징으로 한다.
여기서, 상기 다이렉트 콘택의 높이에 비해 버리드 콘택의 높이를 보다 높게 형성하거나, 상기 다이렉트 콘택의 높이에 비해 버리드 콘택의 높이를 보다 낮게 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되고 있으며, 그로 인해 반도체 디바이스의 집적도는 점차 증가되고 있다. 그리고, 이처럼 반도체 디바이스가 고집적화 및 대용량화됨에 따라 각각의 메모리 소자를 구성하는 패턴들의 면적 또한 점차 줄어들고 있다.
따라서, 본 분야에서는 반도체 디바이스의 집적도가 증가함에 따라 축소되는 디자인룰을 극복하기 위하여, 인접한 도전영역간의 전기적 단락 및 브리지 발생을 방지할 수 있는 개선된 구조의 반도체 메모리 소자 및 그 제조방법이 절실히 요구되고 있다.
그러면, 하기 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법 및 그 구조를 구체적으로 살펴보기로 하자.
먼저, 도 2에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 단면구조가 도시되어 있다.
도 2를 참조하면, 게이트 영역 및 소오스/드레인 영역으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판(100) 상부에 버리드 콘택(106) 및 다이렉트 콘택(108-1)이 형성되어 있다. 여기서, 상기 버리드 콘택(106)은 트랜지스터의 소오스 영역(도시되지 않음)과 접하고 있으며, 다이렉트 콘택(108-1)은 트랜지스터의 드레인 영역(도시되지 않음)에 접하고 있다.
그리고, 상기 다이렉트 콘택(108-1) 상부에는 절연막(120,124,126)에 둘러싸인 비트라인(122)이 형성되어 있다. 그리고, 상기 버리드 콘택(106) 상부에는 캐패시터 하부전극(130)이 형성되어 있다.
상기 도 2에 도시된 바와 같이, 상기 다이렉트 콘택(108-1)이 버리드 콘택(106)에 비해 보다 낮게 형성되어 있는데, 이처럼 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 형성하는 것이 본 발명에 따른 반도체 메모리 소자 제조방법에서의 핵심 기술이다. 이처럼, 버리드 콘택(106)에 비해 다이렉트 콘택 (108-1)을 보다 낮게 형성할 경우(또는 버리드 콘택을 다이렉트 콘택에 비해 보다 높게 형성할 경우), 버리드 콘택(106)과 다이렉트 콘택(108-1)간의 브리지 발생을 최소화할 수 있다. 또한, 낮아진 다이렉트 콘택(108-1) 내부에 한번의 사진식각 공정을 통해 비트라인을 형성하므로, 공정 단순화를 이룰 수 있음은 물론 미스얼라인 마진을 확보하여 비트라인과 주변 도전영역(다이렉트 콘택, 캐패시터 하부전극)간의 전기적 단락을 방지할 수 있게 된다.
그러면, 하기에서는 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 반도체 메모리 소자의 제조과정을 순차적으로 살펴보기로 하자.
먼저, 도 3a를 참조하면, 피(P)형(또는 엔(N)형)의 반도체 기판(100)에 예컨대 STI과 같은 소자분리막을 형성하여 필드 영역 및 액티브 영역을 정의한다. 그리고, 상기 소자분리막에 의해 정의된 액티브 영역에 트랜지스터를 형성하기 위하여 먼저, 게이트 산화막, 폴리실리콘등의 도전막 및 스페이서를 차례로 형성하여 통상의 게이트 영역을 형성한다. 그리고, 상기 게이트 영역을 셀프얼라인된 이온주입 마스크로 이용하여 반도체 기판(100)에 3B족(예컨대, B) 또는 5B(예컨대, P 또는 As)족의 불순물 이온을 주입하여 반도체 기판(100)과 반대 도전타입의 소오스 및 드레인 영역을 형성하여 트랜지스터를 형성한다.
이어서, 상기 게이트 영역과 소오스 및 드레인 영역으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판(100) 상부에 제1층간절연막(102)을 증착한다. 여기서, 상기 제1층간절연막(102)은 예컨대 SiO2 또는 SiON으로 형성할 수 있다. 그리 고, 상기 제1층간절연막(102)에 대하여 사진 및 식각 공정을 실시하여 상기 트랜지스터의 소오스 영역 및 드레인 영역을 노출시키는 콘택홀(104)을 형성한다. 그리고 나서, 상기 콘택홀(104) 내부에 도전물, 예컨대 폴리실리콘을 필링하여 트랜지스터의 소오스 영역과 캐패시터 하부전극을 연결하는 버리드 콘택(106) 및 트랜지스터의 드레인 영역 및 비트라인을 연결하는 다이렉트 콘택(108)을 형성한다.
도 3b를 참조하면, 상기 버리드 콘택(106) 및 다이렉트 콘택(108)이 형성되어 있는 반도체 기판(100) 상부에 제2층간절연막(110)을 증착한다. 여기서, 상기 제2층간절연막(110)은 SiO2 또는 SiON으로 형성할 수 있다.
이어서, 상기 제2층간절연막(110) 상부에 감광막을 도포한다. 그리고 나서, 노광 및 현상 공정을 통해 상기 다이렉트 콘택(108) 상부에 존재하는 감광막을 선택적으로 제거하여 도 3b에 도시된 것과 같은 감광막 마스크(112)을 형성한다.
도 3c를 참조하면, 상기 감광막 마스크(112)가 형성되어 있는 반도체 기판(100)에 대하여 플라즈마등을 이용한 건식 식각 공정(114)을 실시한다. 이러한 건식 식각 공정(114) 결과, 상기 감광막 마스크(112)를 통해 노출된 제2층간절연막(110)이 제거된다. 이어서, 상기 제2층간절연막(110)이 제거됨으로써 노출된 다이렉트 콘택(108)을 하부로 소정 깊이 식각하여 최초 형성된 두께에 비해 보다 얇은 두께의 다이렉트 콘택(108-1)을 형성한다. 그 결과, 상기 제2층간절연막(110)에서 다이렉트 콘택(108-1)의 상부 표면에 이르는 개구(116)가 형성된다.
본 발명에서는, 상기 감광막 마스크(112)를 이용하여 다이렉트 콘택(108-1) 에 대해서만 선택적으로 건식 식각 공정을 실시함으로써, 다이렉트 콘택(108-1)과 버리드 콘택 사이에는 단차(참조부호 B)가 형성되도록 하는 것이 핵심 기술이다. 이처럼 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 형성할 경우, 다이렉트 콘택과 버리드 콘택 사이에 브리지가 형성되는 것을 방지할 수 있게 된다. 그리고, 다이렉트 콘택과 버리드 콘택을 형성하는 과정에서 이미 브리지가 형성되었다고 하더라도 다이렉트 콘택을 식각하는 과정에서 기 형성된 브리지가 끊어지게 되므로 다이렉트 콘택과 버리드 콘택간의 브리지로 인한 문제점은 해소할 수 있다.
그리고, 최초 형성시에 비해 보다 낮아진 다이렉트 콘택(108-1)상에 비트라인을 형성하게 되므로 낮아진 다이렉트 콘택(108-1)의 깊이만큼 비트라인의 수직 높이를 낮게 형성할 수 있게 된다. 통상적으로, 메모리 소자를 구성하는 패턴의 수직 높이가 높아질수록 사진식각 공정시의 해상도가 저하되는 경향이 있다. 따라서, 본 발명에서와 같이 종래 대비 보다 낮게 다이렉트 콘택(108-1)을 형성한 뒤, 그 상부에 비트라인을 형성할 경우, 낮아진 다이렉트 콘택(108-1)의 깊이(B)만큼 비트라인의 단차가 낮아지게 되어 후속 패턴 형성을 위한 사진식각 공정시 해상도에 악영향을 미치지 않게 된다.
계속해서 도 3d를 참조하면, 상기 개구(116)를 형성한 뒤, 에싱 및 스트립 공정을 실시하여 감광막 마스크(112)를 말끔히 제거한다. 그리고 나서, 상기 개구(116)가 형성되어 있는 반도체 기판(100) 상부에 절연막(118)을 증착한다. 상기 절연막(118)은 상기 개구(116) 내부에 스페이서를 형성하기 위한 절연막으로서, 예컨 대 실리콘나이트라이드(SiN)를 이용하여 형성할 수 있다.
도 3e를 참조하면, 상기 절연막(118)에 대하여 등방성 식각 공정을 실시하여 상기 개구(116) 내부에 스페이서(120)를 형성한다. 이어서, 상기 스페이서(120)가 형성되어 있는 반도체 기판(100)에 도전막 증착 공정을 실시한다. 그 결과, 상기 스페이서(120)가 형성되어 있는 개구(116) 내부에 도전물질이 필링됨과 동시에 제2층간절연막(110) 상부로도 도전막이 증착된다.
계속해서, 상기 다이렉트 콘택(108-1) 상부에만 도전막이 남겨지도록 통상의 사진 및 식각 공정을 실시하여 비트라인(122)을 형성한다. 상기 비트라인(122)은 다이렉트 콘택(108-1)을 통해 트랜지스터의 드레인 영역과 전기적으로 연결되어, 메모리 셀의 데이터를 입출력하는 신호선으로 기능하게 된다. 그리고, 상기 비트라인(122)의 상부 및 측부에 주변 구조물과의 절연을 위한 제1절연막(124)을 형성한다. 여기서, 상기 제1절연막(124)은 실리콘나이트라이드막으로 형성할 수 있다.
여기서, 상기 비트라인(122)을 형성하기 위해 증착되는 도전막으로서는 텅스텐이 이용될 수 있다. 또는, 도면상으로 도시되지는 않았으나 반도체 메모리 소자의 속도 향상을 위하여 다음과 같은 방법으로 비트라인을 형성할 수도 있다. 즉, 상기 스페이서(120)가 형성되어 있는 반도체 기판(100) 상부에 티타늄 실리사이드 및 질화티타늄을 차례로 증착하여 장벽층을 형성한다. 이어서, 상기 티타늄 실리사이드 및 질화티타늄으로 이루어진 장벽층이 형성되어 있는 반도체 기판(100)에 텅스텐막을 증착한다. 이어서, 상기 텅스텐막과 티타늄 실리사이드 및 질화티타늄을 패터닝하여 비트라인(122)을 형성한다.
상기 도 3e에 도시된 것과 같이, 본 발명에서는 상기 개구(116) 내부에 스페이서(120)를 형성한 뒤, 도전물을 필링하여 비트라인(122)을 형성한다. 이처럼, 상기 스페이서가 형성되어 있는 개구(116) 내부에 비트라인(122)을 형성하게 되면, 공정마진 부족으로 미스얼라인이 발생하더라도 절연물질로 이루어진 상기 스페이서(120)에 의해 비트라인(122)과 버리드 콘택(106)이 차단된다. 그 결과, 참조부호 C로 나타낸 영역에서 빈번히 발생되었던 비트라인과 버리드 콘택간의 전기적 단락 문제를 해소할 수 있게 된다.
또한, 종래에는 버리드 콘택과의 전기적 단락을 방지하고 주변 구조물과의 얼라인 마진을 확보하기 위하여 다이렉트 콘택 상부에 1차적으로 협소한 직경을 가지는 하부 비트라인을 형성하였다. 그리고 나서, 2차적으로 하부 비트라인 상부에 하부 비트라인에 비해 보다 큰 직경을 가지는 상부 비트라인을 형성하는 방법을 취하였다. 그러나, 이처럼 하부 비트라인 및 상부 비트라인을 형성하기 위해서는 두 번의 사진식각 공정을 실시하게 되므로 공정이 복잡해지는 단점이 있었다. 그러나, 본 발명에서와 같이 종래 대비 수직 높이가 낮아진 다이렉트 콘택 상부에 비트라인을 형성할 경우, 한번의 사진식각 공정을 통해 비트라인을 형성할 수 있어 공정 단순화를 이룰 수 있는 장점이 있다.
도 3f를 참조하면, 상기와 같이 비트라인(122)을 형성한 뒤, 제2층간절연막(110)을 제거한다. 이때, 상기 제2층간절연막(110)은 실리콘나이트라이드막으로 이루어진 상기 스페이서(120) 및 제1절연막(124)과 식각 선택비를 가지는 에천트를 이용한 습식 식각 공정을 통해 제거할 수 있다.
이어서, 상기 제2층간절연막(110)이 제거된 반도체 기판(100) 상부에 주변 구조물과의 절연을 위한 실리콘나이트라이드막을 증착한다. 그리고 나서, 상기 실리콘나이트라이드막에 대하여 이방성 식각 공정을 실시하여 상기 비트라인(122)의 측벽에 제2절연막(126)을 형성한다. 그리고, 상기 비트라인(122)이 형성되어 있는 반도체 기판(100)에 제3층간절연막(128)으로서, 예컨대 SiO2 또는 SiON을 증착한다. 그리고, 상기 제3층간절연막(128)에 대하여 사진 및 식각 공정을 실시하여 상기 버리드 콘택(106) 상부에 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극(130)을 형성한다.
상기 도 3a 내지 도 3f를 참조하여 본 발명의 바람직한 실시예에 따른 비트라인 형성방법을 살펴보았다.
디램 소자를 구현함에 있어서, 종래에는 비트라인이 연결되는 다이렉트 콘택과 캐패시터의 하부전극이 연결되는 버리드 콘택을 한번의 콘택 형성 공정을 거쳐 동시에 형성하였다. 만약 디자인룰이 충분한 경우라면 이처럼 다이렉트 콘택과 버리드 콘택이 동일선상에 위치하도록 형성하더라도 문제될 것이 없다. 그러나, 반도체 디바이스의 고집적화로 디자인룰이 축소됨에 따라 사진식각공정 마진이 부족하여 패턴간 미스얼라인이 발생될 우려가 높다. 따라서, 다이렉트 콘택 상부에 형성되는 비트라인이 버리드 콘택과 전기적으로 단락되거나, 다이렉트 콘택과 버리드 콘택간에 브리지가 형성되는 문제점이 발생하였다.
따라서, 본 발명에서는 상기와 같은 종래의 문제점을 해소하고자, 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 형성하였다. 즉, 동일한 콘택 형성 공정을 실시하여 다이렉트 콘택과 버리드 콘택을 동시에 형성한 뒤, 상기 다이렉트 콘택에 대해서만 선택적으로 식각 공정을 실시하여 버리드 콘택에 비해 수직 높이가 보다 낮아지도록 한다. 그리고, 상기 다이렉트 콘택이 낮아짐으로써 형성된 개구 내부에 스페이서를 형성함으로써, 상기 다이렉트 콘택 상부에 형성되는 비트라인과 버리드 콘택간의 전기적 단락을 방지할 수 있게 된다.
또한, 다이렉트 콘택과 버리드 콘택이 수평선상에 위치하지 않음으로 다이렉트 콘택과 버리드 콘택간 브리지 발생을 방지할 수 있게 된다.
또한, 종래에는 버리드 콘택과의 전기적 단락을 방지하고 주변 구조물과의 얼라인 마진을 확보하기 위하여 두 번의 사진식각 공정을 실시하여 비트라인을 형성하였다. 그러나, 본 발명에서는 한번의 사진식각 공정만으로도 버리드 콘택과의 전기적 단락을 방지하고 주변 구조물과의 얼라인 마진을 확보할 수 있는 비트라인을 형성함으로써, 공정 단순화를 이룰 수 있게 된다.
한편, 도 4a 내지 도 4c에는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법이 도시되어 있다. 도 4a 내지 도 4c를 통해 설명되어질 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법은 상기 도 3a 내지 도 3f를 통해 설명되어진 반도체 메모리 소자의 제조방법과 비교할 때 다이렉트 콘택과 버리드 콘택의 단차 형성방법을 제외한 상당 부분의 공정과정이 유사하다. 따라서, 상기 도 3a 내지 도 3f를 통해 설명되어진 반도체 메모리 소자의 제조방법을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하고자 한다.
먼저, 도 4a를 참조하면, 피(P)형(또는 엔(N)형)의 반도체 기판(200)에 예컨대 STI과 같은 소자분리막을 형성하여 필드 영역 및 액티브 영역을 정의한다. 그리고, 상기 소자분리막에 의해 정의된 액티브 영역에 트랜지스터를 형성하기 위하여 먼저, 게이트 산화막, 폴리실리콘등의 도전막 및 스페이서를 차례로 형성하여 통상의 게이트 영역을 형성한다. 그리고, 상기 게이트 영역을 셀프얼라인된 이온주입 마스크로 이용하여 반도체 기판(200)에 3B족(예컨대, B) 또는 5B(예컨대, P 또는 As)족의 불순물 이온을 주입하여 반도체 기판(200)과 반대 도전타입의 소오스 및 드레인 영역을 형성하여 트랜지스터를 형성한다.
이어서, 상기 게이트 영역과 소오스 및 드레인 영역으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판(200) 상부에 층간절연막(202)을 증착한다. 여기서, 상기 층간절연막(202)은 예컨대 SiO2 또는 SiON으로 형성할 수 있다. 그리고, 상기 층간절연막(202)에 대하여 사진 및 식각 공정을 실시하여 상기 트랜지스터의 소오스 영역 및 드레인 영역을 노출시키는 콘택홀(204)을 형성한다. 그리고 나서, 상기 콘택홀(204) 내부에 도전물, 예컨대 폴리실리콘을 필링하여 트랜지스터의 소오스 영역과 캐패시터 하부전극을 연결하는 버리드 콘택(206) 및 트랜지스터의 드레인 영역 및 비트라인을 연결하는 다이렉트 콘택(208)을 형성한다.
이어서, 상기 버리드 콘택(206) 및 다이렉트 콘택(208)이 형성되어 있는 반 도체 기판(200) 상부에 감광막을 도포한다. 그리고 나서, 상기 감광막에 노광 및 현상 공정을 실시하여 상기 버리드 콘택(208)만을 선택적으로 노출시키는 감광막 마스크(210)를 형성한다.
도 4b를 참조하면, 상기 감광막 마스크(210)가 형성되어 있는 반도체 기판(200)에 대하여 플라즈마등을 이용한 건식 식각 공정을 실시하여 감광막 마스크(210)를 통해 노출된 상기 버리드 콘택(206)을 소정 두께 하부로 식각한다. 그 결과, 상기 버리드 콘택(206)은 최초 형성된 두께에 비해 보다 얇은 버리드 콘택(206-1)으로 형성되어 참조부호 D로 나타낸 깊이만큼 다이렉트 콘택(208)과 단차를 이루게 된다. 그리고, 상기 층간절연막(202) 표면에서 버리드 콘택(206-1)의 상부 표면에 이르는 개구(214)가 형성된다.
이어서, 상기 버리드 콘택(206-1)에 대한 식각 공정을 완료한 후, 통상의 에싱 및 스트립 공정을 실시하여 감광막 마스크(210)를 말끔히 제거한다. 그리고 나서, 상기 반도체 기판(200) 상부에 절연막(212)을 증착한다. 여기서, 상기 절연막(212)은 주변 구조물(버리드 콘택 또는 비트라인)과의 절연을 위한 스페이서를 형성하기 위한 절연막으로서, 예컨대 실리콘나이트라이드를 이용하여 형성할 수 있다. 이때, 스페이서의 수직 길이를 확장시키기 위하여, 상기 버리드 콘택(206) 및 다이렉트 콘택(208)을 형성한 뒤, 상기 버리드 콘택(206) 및 다이렉트 콘택(208)이 형성되어 있는 반도체 기판(200) 상부에 SiO2 또는 SiON등의 절연막을 더 형성할 수도 있다.
도 4c를 참조하면, 상기 절연막(212)에 대하여 등방성 식각 공정을 실시하여 상기 층간절연막(202)을 노출시키는 개구(214) 내부에 스페이서(216)를 형성한다. 이어서, 상기 스페이서(216)가 형성되어 있는 반도체 기판(200)에 도전막 증착 공정을 실시한다. 그리고, 증착된 상기 도전막에 대하여 사진 및 식각 공정을 실시하여 다이렉트 콘택(208)과 연결되는 비트라인(218)을 형성한다. 이때, 상기 비트라인(218)은 텅스텐을 이용하여 형성할 수 있다. 또한, 반도체 메모리 소자의 속도 향상을 위하여 티타늄 실리사이드 및 질화티타늄으로 이루어진 장벽층이 형성한 뒤, 텅스텐막을 증착함으로써 비트라인(218)을 형성할 수도 있다. 그리고, 상기 비트라인(218) 측벽에 절연막(220)을 형성한다. 그리고, 도면상으로 나타내지는 않았지만, 상기 버리드 콘택(206-1)에는 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터의 하부전극을 형성한다.
상기 도 4a 내지 도 4c를 참조하여 설명한 바와 같이, 본 실시예에서는 상기 버리드 콘택(206)에 대해서만 선택적으로 건식 식각 공정을 실시하여 다이렉트 콘택(208)과 단차(D)를 가지는 버리드 콘택(206-1)을 형성한다. 이처럼 다이렉트 콘택(208)과 버리드 콘택(206-1)이 서로 단차지도록 서로 다른 높이를 가지도록 형성함으로써, 다이렉트 콘택(208)과 버리드 콘택(206-1) 사이에 브리지가 형성되는 것을 방지할 수 있게 된다. 그리고, 다이렉트 콘택과 버리드 콘택을 형성하는 과정에서 이미 브리지가 형성되었다고 하더라도 다이렉트 콘택을 식각하는 과정에서 기 형성된 브리지가 끊어지게 되므로 다이렉트 콘택과 버리드 콘택간의 브리지로 인한 문제점은 충분히 해소할 수 있다. 그리고, 최초 형성시에 비해 보다 낮아진 버리드 콘택(206-1)에 비해 상대적으로 높이 형성되어 있는 다이렉트 콘택(208)상에 비트라인(218)을 형성하게 되므로, 버리드 콘택(206-1)과 비트라인(218)간의 전기적 단락 또한 방지할 수 있게 된다.
이상, 상기 도 3a 내지 도 3f, 그리고 도 4a 내지 도 4c를 통해 본 발명의 제1실시예 및 제2실시예에 따른 디램 소자의 제조방법을 방법을 살펴보았다. 상기 제1실시예 및 제2실시예를 통해 설명한 바와 같이, 본 발명은 디램 소자를 구현함에 있어서, 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 하여 서로 단차지도록 형성한 것이 발명의 특징이다. 이처럼, 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 형성할 경우, 다이렉트 콘택과 버리드 콘택간에 브리지가 발생되는 것을 방지할 수 있으며, 다이렉트 콘택 상부에 형성되는 비트라인과 버리드 콘택간의 전기적 단락을 방지할 수 있게 된다. 그리고, 종래에는 버리드 콘택과의 전기적 단락을 방지하고 주변 구조물과의 얼라인 마진을 확보하기 위하여 두 번의 사진식각 공정을 실시하여 비트라인을 형성하였다. 그러나, 본 발명에서는 다이렉트 콘택과 버리드 콘택이 서로 다른 높이를 가지도록 형성함으로써, 한번의 사진식각 공정만으로도 버리드 콘택과의 전기적 단락을 방지하고 주변 구조물과의 얼라인 마진을 확보할 수 있는 비트라인을 형성할 수 있게 된다.
한편, 상기 제1실시예 및 제2실시예에 통해 설명된 반도체 메모리 소자의 제조방법은 본 발명을 설명하기 위해 제시된 바람직한 실시예들에 불과한 것이다. 따라서, 본 발명의 핵심 기술(버리드 콘택과 다이렉트 콘택이 서로 다른 높이를 가지도록 형성하는 것)을 포함하는 범위내에서 공정수순 또는 도전막이나 절연막과 같 은 물질막의 종류등은 얼마든지 변경함은 물론이다.
상기한 바와 같이 본 발명에 의하면, 캐패시터 하부전극이 연결되는 버리드 콘택과 비트라인이 연결되는 다이렉트 콘택이 서로 다른 높이를 가지도록 형성한다. 그 결과, 비트라인과 버리드 콘택간 전기적 단락을 방지할 수 있으며, 버리드 콘택과 다이렉트 콘택간의 브리지 발생을 방지하여 반도체 메모리 소자의 전기적 동작 특성을 향상시킬 수 있게 된다.
Claims (42)
- 반도체 메모리 소자에 있어서:반도체 기판의 액티브 영역에 형성된 게이트 영역, 소오스 영역, 드레인 영역을 포함하는 트랜지스터;상기 트랜지스터의 소오스 영역상에 형성되어 있는 소정 높이의 버리드 콘택;상기 트랜지스터의 드레인 영역상에 형성되어 있으며, 상기 버리드 콘택과 서로 다른 높이로 형성되어 있는 다이렉트 콘택;상기 다이렉트 콘택상에 형성되어 있으며, 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인; 및상기 버리드 콘택상에 형성되어 있으며, 상기 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 포함함을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서, 상기 다이렉트 콘택의 높이에 비해 상기 버리드 콘택의 높이가 보다 높게 형성되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 2항에 있어서, 상기 다이렉트 콘택상에 형성되어 있는 비트라인 주변에는 주변 도전영역과의 절연을 위한 절연막이 더 구비되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 3항에 있어서, 상기 주변 도전영역은 버리드 콘택 또는 캐패시터 하부전극임을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서, 상기 다이렉트 콘택의 높이에 비해 버리드 콘택의 높이가 보다 낮게 형성되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 5항에 있어서, 상기 버리드 콘택상에 형성되어 있는 캐패시터 하부전극 주변에는 주변 도전영역과의 절연을 위한 스페이서가 더 구비되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 6항에 있어서, 상기 주변 도전영역은 다이렉트 콘택 또는 비트라인임을 특징으로 하는 반도체 메모리 소자.
- 트랜지스터 및 캐패시터로 구성되는 반도체 메모리 소자에 있어서:반도체 기판의 액티브 영역에 형성된 게이트 영역, 소오스 영역, 드레인 영역을 포함하는 트랜지스터;상기 트랜지스터가 형성되어 있는 반도체 기판을 덮고 있는 층간절연막을 관통하여 상기 트랜지스터의 소오스 영역과 연결되어 있는 소정 높이의 버리드 콘택;상기 트랜지스터가 형성되어 있는 반도체 기판을 덮고 있는 층간절연막을 관통하여 상기 트랜지스터의 드레인 영역과 연결되며, 상기 버리드 콘택에 비해 보다 낮게 형성되어 있는 다이렉트 콘택;상기 다이렉트 콘택상에 형성되어 있으며, 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인; 및상기 버리드 콘택상에 형성되어 있으며, 상기 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 포함함을 특징으로 하는 반도체 메모리 소자.
- 제 8항에 있어서, 상기 다이렉트 콘택상에 형성되어 있는 비트라인 주변에는 주변 도전영역과의 절연을 위한 절연막이 더 구비되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 9항에 있어서, 상기 주변 도전영역은 버리드 콘택 또는 캐패시터 하부전극임을 특징으로 하는 반도체 메모리 소자.
- 제 10항에 있어서, 상기 절연막은;상기 다이렉트 콘택 상부 외측에 상기 비트라인의 하부영역을 감싸도록 형성시킨 일정 높이의 스페이서,상기 스페이서 상부에 형성되어 있으며, 상기 비트라인의 상부영역을 감싸도록 형성시킨 제1절연막, 및상기 스페이서 및 제1절연막에 둘러싸인 비트라인의 측부를 감싸도록 형성시킨 제2절연막임을 특징으로 하는 반도체 메모리 소자.
- 제 11항에 있어서, 상기 스페이서, 제1절연막 및 제2절연막은 SiN으로 이루어짐을 특징으로 하는 반도체 메모리 소자.
- 제 12항에 있어서, 상기 층간절연막은 SiO2 또는 SiON으로 이루어짐을 특징 으로 하는 반도체 메모리 소자.
- 제 13항에 있어서, 상기 비트라인은 텅스텐으로 이루어짐을 특징으로 하는 반도체 메모리 소자.
- 제 14항에 있어서, 상기 비트라인에는 티타늄 실리사이드 및 질화티타늄으로 이루어진 장벽층이 더 구비됨을 특징으로 하는 반도체 메모리 소자.
- 트랜지스터 및 캐패시터로 구성되는 반도체 메모리 소자에 있어서:반도체 기판의 액티브 영역에 형성된 게이트 영역, 소오스 영역, 드레인 영역을 포함하는 트랜지스터;상기 트랜지스터가 형성되어 있는 반도체 기판을 덮고 있는 층간절연막을 관통하여 상기 트랜지스터의 소오스 영역과 연결되어 있는 소정 높이의 버리드 콘택;상기 트랜지스터가 형성되어 있는 반도체 기판을 덮고 있는 층간절연막을 관통하여 상기 트랜지스터의 드레인 영역과 연결되며, 상기 버리드 콘택에 비해 보다 높게 형성되어 있는 다이렉트 콘택;상기 다이렉트 콘택상에 형성되어 있으며, 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인; 및상기 버리드 콘택상에 형성되어 있으며, 상기 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 포함함을 특징으로 하는 반도체 메모리 소자.
- 제 16항에 있어서, 상기 버리드 콘택상에 형성되어 있는 캐패시터 하부전극 주변에는 주변 도전영역과의 절연을 위한 절연막이 더 구비되어 있음을 특징으로 하는 반도체 메모리 소자.
- 제 17항에 있어서, 상기 주변 도전영역은 다이렉트 콘택 또는 비트라인임을 특징으로 하는 반도체 메모리 소자.
- 제 18항에 있어서, 상기 절연막은 상기 버리드 콘택 상부 외측에 상기 캐패시터 하부전극을 감싸도록 형성시킨 일정 높이의 스페이서임을 특징으로 하는 반도체 메모리 소자.
- 제 19항에 있어서, 상기 스페이서는 SiN으로 이루어짐을 특징으로 하는 반도체 메모리 소자.
- 제 20항에 있어서, 상기 비트라인은 텅스텐으로 이루어짐을 특징으로 하는 반도체 메모리 소자.
- 제 21항에 있어서, 상기 비트라인에는 티타늄 실리사이드 및 질화티타늄으로 이루어진 장벽층이 더 구비됨을 특징으로 하는 반도체 메모리 소자.
- 제 22항에 있어서, 층간절연막은 SiO2 또는 SiON으로 형성함을 특징으로 하는 반도체 메모리 소자.
- 트랜지스터 및 캐패시터로 구성되는 반도체 메모리 소자의 제조방법에 있어서:반도체 기판에 게이트 영역, 소오스 및 드레인 영역을 형성하여 트랜지스터 를 형성하는 단계와;상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착한 뒤, 상기 층간절연막을 관통하여 상기 트랜지스터의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 버리드 콘택 및 다이렉트 콘택을 형성하는 단계와;상기 버리드 콘택과 다이렉트 콘택의 높이가 서로 달라지도록, 상기 버리드 콘택 또는 다이렉트 콘택을 선택적으로 식각하는 단계와;상기 다이렉트 콘택에는 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인을 형성하고, 상기 버리드 콘택에는 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 24항에 있어서, 상기 다이렉트 콘택 또는 버리드 콘택이 선택적으로 식각되어 형성된 개구 내부에 비트라인과 버리드 콘택간의 절연을 위한 스페이서를 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 25항에 있어서, 층간절연막은 SiO2 또는 SiON으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 26항에 있어서, 상기 스페이서는 SiN으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 27항에 있어서, 상기 비트라인은 텅스텐으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 28항에 있어서, 상기 버리드 콘택 및 다이렉트 콘택을 형성한 뒤, 상기 버리드 콘택 및 다이렉트 콘택이 형성되어 있는 반도체 기판 상부에 상기 스페이서의 수직 길이 확장을 위한 절연막으로서, SiO2 또는 SiON을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 트랜지스터 및 캐패시터로 구성되는 반도체 메모리 소자의 제조방법에 있어서:반도체 기판에 게이트 영역, 소오스 및 드레인 영역을 형성하여 트랜지스터 를 형성하는 단계와;상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1층간절연막을 증착한 뒤, 상기 제1층간절연막을 관통하여 상기 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 버리드 콘택홀 및 다이렉트 콘택홀을 형성하는 단계와;상기 버리드 콘택홀 및 다이렉트 콘택홀에 도전물을 충진하여 상기 트랜지스터의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 버리드 콘택 및 다이렉트 콘택을 형성하는 단계와;상기 다이렉트 콘택 영역에 대해서만 선택적 식각공정을 식각하여 상기 다이렉트 콘택을 최초 형성된 수직 두께에 비해 보다 얇은 두께의 다이렉트 콘택으로 재형성하는 단계와;상기 다이렉트 콘택의 수직 두께가 낮아짐으로써 형성된 개구 측벽에 주변 도전영역과의 절연을 위한 스페이서를 형성하는 단계와;상기 스페이서가 형성된 개구 내부에 도전물을 충진한 뒤, 상기 도전물을 패터닝하여 상기 다이렉트 콘택을 통해 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인을 형성하는 단계와;상기 비트라인이 형성되어 있는 반도체 기판에 제2층간절연막을 증착한 뒤, 상기 버리드 콘택을 통해 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 30항에 있어서, 제1층간절연막 및 제2층간절연막은 SiO2 또는 SiON으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 31항에 있어서, 상기 주변 도전영역은 버리드 콘택 또는 캐패시터 하부전극임을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 32항에 있어서, 상기 버리드 콘택 및 다이렉트 콘택을 형성한 뒤, 상기 버리드 콘택 및 다이렉트 콘택이 형성되어 있는 반도체 기판 상부에 상기 스페이서의 수직 길이 확장을 위한 절연막으로서, SiO2 또는 SiON을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 33항에 있어서, 상기 스페이서는 SiN으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 34항에 있어서, 상기 비트라인은 텅스텐으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 35항에 있어서, 상기 비트라인 형성을 위한 도전물 충진단계 이전에, 티타늄 실리사이드 및 질화티타늄으로 이루어진 장벽층을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 트랜지스터 및 캐패시터로 구성되는 반도체 메모리 소자의 제조방법에 있어서:반도체 기판에 게이트 영역, 소오스 및 드레인 영역을 형성하여 트랜지스터를 형성하는 단계와;상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1층간절연막을 증착한 뒤, 상기 제1층간절연막을 관통하여 상기 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 버리드 콘택홀 및 다이렉트 콘택홀을 형성하는 단계와;상기 버리드 콘택홀 및 다이렉트 콘택홀에 도전물을 충진하여 상기 트랜지스터의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 버리드 콘택 및 다이렉트 콘택을 형성하는 단계와;상기 버리드 콘택 영역에 대해서만 선택적 식각공정을 식각하여 상기 버리드 콘택을 최초 형성된 수직 두께에 비해 보다 얇은 두께의 버리드 콘택으로 재형성하는 단계와;상기 버리드 콘택의 수직 두께가 낮아짐으로써 형성된 개구 측벽에 주변 도전영역과의 절연을 위한 스페이서를 형성하는 단계와;상기 버리드 콘택에 비해 상대적으로 높게 형성되어 있는 다이렉트 콘택에 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인을 형성하는 단계와;상기 비트라인이 형성되어 있는 반도체 기판에 제2층간절연막을 증착한 뒤, 상기 버리드 콘택을 통해 트랜지스터의 소오스 영역과 전기적으로 연결되는 캐패시터 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 37항에 있어서, 제1층간절연막 및 제2층간절연막은 SiO2 또는 SiON으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 38항에 있어서, 상기 주변 도전영역은 다이렉트 콘택 또는 비트라인임을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 39항에 있어서, 상기 버리드 콘택 및 다이렉트 콘택을 형성한 뒤, 상기 버리드 콘택 및 다이렉트 콘택이 형성되어 있는 반도체 기판 상부에 상기 스페이서의 수직 길이 확장을 위한 절연막으로서, SiO2 또는 SiON을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 40항에 있어서, 상기 스페이서는 SiN으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 41항에 있어서, 상기 비트라인은 텅스텐으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060026327A KR100689712B1 (ko) | 2006-03-23 | 2006-03-23 | 반도체 메모리 소자의 제조방법 및 그 구조 |
| US11/516,750 US20070224758A1 (en) | 2006-03-23 | 2006-09-07 | Semiconductor memory device and related fabrication method |
| CNA2007100070216A CN101043035A (zh) | 2006-03-23 | 2007-02-07 | 半导体存储器器件和相关的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060026327A KR100689712B1 (ko) | 2006-03-23 | 2006-03-23 | 반도체 메모리 소자의 제조방법 및 그 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100689712B1 true KR100689712B1 (ko) | 2007-03-08 |
Family
ID=38102403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060026327A KR100689712B1 (ko) | 2006-03-23 | 2006-03-23 | 반도체 메모리 소자의 제조방법 및 그 구조 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070224758A1 (ko) |
| KR (1) | KR100689712B1 (ko) |
| CN (1) | CN101043035A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176819A (ja) * | 2008-01-22 | 2009-08-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20100001700A (ko) * | 2008-06-27 | 2010-01-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102321868B1 (ko) | 2017-04-03 | 2021-11-08 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102411071B1 (ko) * | 2017-05-29 | 2022-06-21 | 삼성전자주식회사 | 반도체 장치 |
| CN108010913B (zh) * | 2017-12-29 | 2023-07-18 | 长鑫存储技术有限公司 | 半导体存储器结构及其制备方法 |
| KR102369630B1 (ko) * | 2018-01-03 | 2022-03-03 | 삼성전자주식회사 | 메모리 소자 및 이의 제조방법 |
| KR102491555B1 (ko) | 2018-11-30 | 2023-01-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN111640743B (zh) * | 2019-06-05 | 2022-02-08 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
| CN113903708B (zh) * | 2020-06-22 | 2024-06-21 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
| KR20220003870A (ko) * | 2020-07-02 | 2022-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200713B1 (ko) * | 1996-06-25 | 1999-06-15 | 윤종용 | 반도체 장치의 제조 방법 |
| JP3686248B2 (ja) * | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| KR100285700B1 (ko) * | 1998-07-10 | 2001-04-02 | 윤종용 | 반도체장치의콘택형성방법및그구조 |
| JP2001257325A (ja) * | 2000-03-08 | 2001-09-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP3961994B2 (ja) * | 2003-07-28 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
| KR100657083B1 (ko) * | 2004-04-07 | 2006-12-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2006
- 2006-03-23 KR KR1020060026327A patent/KR100689712B1/ko not_active IP Right Cessation
- 2006-09-07 US US11/516,750 patent/US20070224758A1/en not_active Abandoned
-
2007
- 2007-02-07 CN CNA2007100070216A patent/CN101043035A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070224758A1 (en) | 2007-09-27 |
| CN101043035A (zh) | 2007-09-26 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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