KR19990051933A - 반도체 장치의 콘택 형성방법 - Google Patents

반도체 장치의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 콘택 형성방법에 관한 것이다. 본 발명에 따르면, 반도체 메모리 장치의 스토리지 전극을 트랜지스터와 연결시키는 버리드 콘택 형성방법에 있어서, 워드 라인 및 비트 라인이 형성되어 있는 반도체 기판에 절연막을 형성한 뒤, 상기 절연막에 가로와 세로의 길이가 다른 개구를 형성한다. 그리고 나서, 상기 개구에 도전물을 채워넣음으로써 스토리지 전극과 트랜지스터를 서로 연결시키는 버리드 콘택을 형성한다. 이와 같이 스토리지 전극과 트랜지스터를 연결시키는 버리드 콘택을 형성함에 있어서, 상기 버리드 콘택이 형성되는 접촉창의 가로와 세로의 길이가 서로 다르게 형성한다. 즉, 워드라인 방향과 비트라인 방향으로의 길이설정 비율을 약 1:1.8로 서로 다르게 함으로써 공정마진의 부족으로 인한 오정렬시에도 설정된 위치에 설정된 사이즈의 버리드 콘택을 형성할 수 있다.

Description

반도체 장치의 콘택 형성방법
본 발명은 반도체 장치의 콘택 형성방법에 관한 것으로, 특히 공정마진의 부족시에도 원하는 위치에 원하는 면적의 스토리지 전극용 콘택을 형성하기 위한 방법에 관한 것이다.
최근 반도체 제조 분야에서 급격한 고집적화가 진행됨에 따라 각 메모리 셀내의 패턴의 면적에 있어서도 급격한 고집적화를 보이고 있다. 이처럼 패턴의 면적이 감소됨에 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space) 또한 현저하게 감소하고 있다. 그러나 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 서로 연결시켜주는 기능을 하는 콘택(contact)은, 고립된 소자영역들을 서로 연결시켜야 하므로 형성시에 얼라인 마진(align margin), 소자분리 마진(isolation margin) 등을 확보하면서 형성되어야 하므로 상당한 면적을 차지하지 않을 수 없다. 따라서 메모리 셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우 콘택이 차지하는 면적을 감소시켜 셀 면적을 축소하기 위해 셀프-얼라인 방법으로 콘택을 형성한다.
상기 셀프-얼라인(self-align)이란 구조물의 단차를 이용하는 방법으로서, 셀프-얼라인 방법을 이용하면, 주변 구조물의 높이나 콘택이 형성될 위치에서의 절연막의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택을 형성할 수 있다. 또한 셀프-얼라인 방법을 이용하면 마스크의 제작이 생략되어 공정의 단순화를 이룰 수 있는 장점이 있어 메모리 셀의 다이렉트 콘택(Direct Contact) 및 버리드 콘택(Buried Contact)등의 콘택공정에는 이러한 셀프-얼라인을 이용한 콘택 형성 방법이 통상적으로 사용되고 있다.
상기 셀프-얼라인 방법을 이용하여 반도체 메모리 장치의 캐패시터 하부 전극인 스토리지 전극을 소오스 영역과 접촉시키기 위한 버리드 콘택을 형성함에 있어서, 종래에는 버리드 콘택의 접촉창 길이비율을 각 층간의 오정렬 마진(misalign margin)의 부족으로 인해 단락(short)되는 것을 방지하기 위해 워드 라인방향과 비트 라인방향으로 약 1.2:1 미만의 길이비율을 가지도록 설정되었다. 상기 약 1.2:1의 비율로 반도체 메모리 장치의 스토리지 전극용 콘택을 형성할 경우, 집적도가 크지 않은 종래에는 비트 라인 방향으로 어느 정도의 오정렬이 발생하더라도 워드 라인 주위에 둘러싸인 질화막으로 인해 워드 라인과 스토리지 전극용 콘택의 단락이 방지될 수 있었다. 또한, 활성 영역에 대해서는 소자분리막 상부에 형성되어 있는 얇은 질화막으로 인해 접촉창을 형성하기 위한 식각공정에서 소자분리막의 손상이 방지될 수 있었다. 그러나 상기 비율로 형성되는 버리드 콘택 접촉창의 사이즈는 약 150nm로서, 현재와 같이 반도체 장치의 집적도가 급격히 증가한 현 상황에서 약 70nm이상의 오정렬이 발생하게 되면, 스토리지 전극용 버리드 콘택을 형성하기 위한 접촉창이 아예 오픈되지 않거나 오픈되더라도 그 면적이 너무 협소하여 콘택을 형성할 수 없게 되는 문제점이 있다.
따라서 본 발명의 목적은, 오정렬 발생시에도 스토리지 전극과 트랜지스터를 연결시키는 버리드 콘택을 형성할 수 있는 방법을 제공함에 있다.
상기의 목적을 달성하기 위해서 본 발명은, 반도체 메모리 장치의 스토리지 전극을 트랜지스터와 연결시키는 버리드 콘택 형성방법에 있어서, 워드 라인 및 비트 라인이 형성되어 있는 반도체 기판에 절연막을 형성한 뒤, 상기 절연막에 가로와 세로의 길이가 다른 개구를 형성하는 단계와; 상기 개구에 도전물을 채워넣어 스토리지 전극과 트랜지스터를 서로 연결시키는 버리드 콘택을 형성하는 단계를 포함함을 특징으로 하는 방법을 제공한다.
도 1은 본 발명의 실시예에 따른 가로와 세로의 길이비율이 다른 스토리지 전극용 버리드 콘택이 형성되어 있는 반도체 장치의 레이아웃도
도 2는 본 발명의 실시예에 따른 버리드 콘택이 형성되어 있는 반도체 장치를 워드 라인 방향으로 절단한 단면도
도 3은 본 발명의 실시예에 따른 버리드 콘택이 형성되어 있는 반도체 장치를 비트 라인 방향으로 절단한 단면도
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 가로와 세로의 길이비율이 다른 스토리지 전극과 트랜지스터의 소오스 영역을 접촉시키는 버리드 콘택 110이 형성되어 반도체 메모리 장치를 나타내는 레이아웃도의 일부이다. 도면을 참조하면, 워드라인 105과 비트라인 106이 교차되어 나타나 있으며, 상기 워드라인 105과 비트라인 106으로 둘러싸인 영역에 스토리지 전극과 트랜지스터의 소오스 영역을 접촉시키기 위한 버리드 콘택 110이 형성되어 있다. 상기 버리드 콘택 110을 형성하기 위한 접촉창은, 비트 라인 106방향으로 오정렬이 발생되더라도 설정된 영역, 즉 트랜지스터의 소오스 영역 상부에 설정된 사이즈로 형성하기 위해 가로와 세로의 길이가 각각 다르게 설정한다. 바람직하게는, 상기 접촉창의 비율은 워드라인 105방향과 비트라인 106방향으로 약 1:1.8의 길이비율을 가지도록 설정하여 형성한 뒤, 스토리지 전극을 형성하기 위한 다결정 실리콘등의 도전물을 채워넣어 버리드 콘택 110을 형성한다. 이와 같이 버리드 콘택 110을 형성하기 위한 접촉부를 형성함에 있어서, 워드 라인 105방향과 비트 라인 106방향으로 길이 비율을 다르게 설정함으롱써 공정마진의 부족시에도 설정된 위치에 설정된 사이즈의 버리드 콘택 110을 크기로 형성할 수 있게 된다.
도 2는 상기 버리드 콘택 110이 형성되어 있는 반도체 장치를 워드 라인방향으로 절단한 단면도이다. 도면을 참조하면, 반도체 기판 100에 활성 영역과 비활성 영역을 구분하는 소자분리막 102가 형성되어 있다. 상기 반도체 100에 게이트 전극 및 소오스 및 드레인으로 기능하는 불순물 확산 영역을 형성하여 트랜지스터(도시되지 않음)를 형성한 뒤, 절연막 104를 형성한다. 바람직하게는 상기 절연막 104사이에 비트 라인 106을 형성한다. 그리고 나서, 상기 절연막 104을 식각하여 상기 트랜지스터의 소오스 영역을 노출시키는 개구 108를 형성한다. 상기 개구 108은 스토리지 전극과 소오스 영역을 서로 접촉시키는 버리드 콘택을 형성하기 위한 접촉창으로서 워드 라인 105방향과 비트 라인 106방향으로 약 1:1.8의 길이비율을 가지도록 형성한다. 이어서, 상기 개구 108에 스토리지 전극을 형성하기 위한 도전물을 채워넣음으로써 버리드 콘택 110을 형성한다. 본 발명에서는, 상기 버리드 콘택 110을 형성함에 있어서, 접촉창 108의 가로 및 세로방향의 길이비율을 서로 다르게 형성함으로써 오정렬시에도 설정된 위치에 설정된 사이즈의 버리드 콘택 110을 형성할 수 있게 된다.
도 3은 본 발명의 실시예에 따라 콘택이 형성되어 있는 반도체 장치를 비트 라인방향으로 절단한 단면도이다. 도면을 참조하면, 반도체 기판 100에 소자분리막 102가 형성되어 있다. 상기 소자분리막 102에 의해 정의된 상기 반도체 기판 100의 활성 영역에 게이트 절연막, 다결정 실리콘 및 실리사이드가 차례로 적층된 구조의 워드 라인 105을 형성한다. 이어서, 상기 워드 라인 105상부와 양 측면, 그리고 상기 소자분리막 102 상부에 질화막(SiN) 103을 형성한 뒤, 상기 질화막 103이 형성되어 있는 상기 반도체 기판 100을 평탄화하기 위한 절연막 104를 형성한다. 그리고 나서, 상기 절연막 104에 식각공정을 실시하여 상기 트랜지스터의 소오스 영역을 노출시키는 개구 108을 형성한다. 이어서, 상기 개구 108 및 절연막 104상부에 도전물을 형성한 뒤 패터닝하여 스토리지 전극을 형성한다. 이와 같이 상기 도전물이 상기 개구 108에 채워짐으로써 스토리지 전극과 소오스 영역을 서로 접촉시키기 위한 버리드 콘택 110이 형성된다. 본 발명에서는, 상기 버리드 콘택 110을 형성함에 있어서, 게이트 전극 105 및 소자분리막 102상부에 형성되어 있는 질화막 103으로 인해 게이트 전극 105과의 단락이 방지될 뿐 아니라 소자분리막 102이 손상되는 것이 방지된다. 또한 버리드 콘택 110을 형성하기 위한 개구 108의 가로와 세로의 길이비율을 각각 달리 설정하여 형성함으로써, 오정렬시에도 개구 108이 오픈되지 않거나 작은 사이즈로 오픈되는 문제가 방지된다.
상기한 바와 같이 본 발명에서는, 스토리지 전극과 트랜지스터를 연결시키는 버리드 콘택을 형성함에 있어서, 상기 버리드 콘택이 형성되는 접촉창의 가로와 세로의 길이가 서로 다르게 형성한다. 즉, 워드라인 방향과 비트라인 방향으로의 길이설정 비율을 약 1:1.8로 서로 다르게 형성함으로써 공정마진의 부족으로 인한 오정렬시에도 설정된 위치에 설정된 사이즈의 버리드 콘택을 형성할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 메모리 장치의 스토리지 전극을 트랜지스터와 연결시키는 버리드 콘택 형성방법에 있어서,
    워드 라인 및 비트 라인이 형성되어 있는 반도체 기판에 절연막을 형성한 뒤, 상기 절연막에 가로와 세로의 길이가 다른 개구를 형성하는 단계와;
    상기 개구에 도전물을 채워넣어 스토리지 전극과 트랜지스터를 서로 연결시키는 버리드 콘택을 형성하는 단계를 포함함을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 버리드 콘택은 스토리지 전극과 트랜지스터의 소오스 영역간에 형성됨을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 개구는 워드라인 방향과 비트라인 방향으로 약 1:1.8의 길이비율을 가지도록 형성됨을 특징으로 하는 방법.
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* Cited by examiner, † Cited by third party
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WO2017052112A1 (ko) * 2015-09-21 2017-03-30 주식회사 포스코 용철 제조장치 및 용철 제조방법

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