KR20020094223A - 반도체 소자 제조방법 - Google Patents

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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 메모리 셀 영역과 코어 영역 간의 단차 차이가 1.0㎛ 이상 벌어지는 고집적화된 디램 소자의 코어 영역에 아일랜드 P-폴리 패턴(island plate-poly pattern)을 도입해서 MC(Metal Contact) 형성이 SAC(Self Align Contact) 방식으로 이루어지도록 하므로써, 메모리 셀 영역과 코어 영역간의 단차를 줄이고, MC 형성시 포토성 낫-오픈 페일이 발생하는 것을 방지하며, MC 내에 W-플러그 형성시 보이드 발생을 최소화할 수 있는 반도체 소자 제조방법에 관한 것이다.
이를 위해 본 발명에서는, 메모리 셀 커패시터가 COB 구조를 갖는 다램 소자 제조방법에 있어서, 기판 상에 제 1 층간절연막을 형성하고, 상기 절연막 상에 MC 형성부를 한정하는 아일랜드 P-폴리 패턴을 형성한 다음, 그 위에 제 2 층간절연막을 형성하고, 기존대비 MC 형성부가 크게 정의된 포토레지스트 패턴을 마스크로해서 상기 P-폴리 패턴의 표면이 노출되도록 제 2 층간절연막을 식각한 후 연이어 기판 표면이 노출되도록 P-폴리 패턴 하단의 제 1 층간절연막을 식각하여, 상단부가 하단부보다 와이드한 구조의 MC를 형성한 다음, 포토레지스트 패턴을 제거하고, MC 내에 W-플러그를 형성하는 공정을 포함하는 디램 소자 제조방법이 제공된다. 이때, P-폴리 패턴은 메모리 셀 커패시터의 플레이트 전극과 함께 형성된 막질이므로 상기 패턴 형성시 별도의 막질 증착 공정이나 식각 공정은 필요치 않다.

Description

반도체 소자 제조방법 {Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 고집적화된 디램(DRAM) 소자의 코어 영역(core area)에 아일랜드 p-폴리 패턴(island plate-poly pattern)을 도입해서 MC(Metal Contact) 형성이 SAC(Self Align Contact) 방식으로 이루어지도록 하므로써, 메모리 셀 영역(memory cell area)과 코어 영역 간의 단차를 줄이고, MC 형성시 포토(photo)성 낫-오픈 페일(not-open fail)이 발생하는 것을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 칩 사이즈를 축소함과 동시에 대용량 메모리를 구현하기 위하여 디램 소자 설계시 동일 점유면적 내에서 커패시터가 차지하는 면적은 줄이면서도 커패시터의 높이(height)를 증가시켜 커패시턴스는 극대화하는 방향으로 기술 개발이 이루어지고 있다.
그러나 이와 같이 소자 설계를 이룰 경우에는 메모리 셀 영역에 형성되는 커패시터의 높이로 인해 메모리 셀 영역과 코어 영역 간의 단차가 커지게 되어 셀 영역과 코어 영역 간의 경사(slope) 부위에 MC를 형성할 때 UDOF(Under Depth Of Focus) 마진(margin)이 취약해져, 포토성 낫-오픈 페일이 유발되는 문제가 발생하게 된다.
이를 도 1a ~ 도 1d에 제시된, 종래의 반도체 소자 제조방법을 도시한 공정수순도를 참조하여 살펴보면 다음과 같다. 여기서는 일 예로서, 메모리 셀이 COB 구조를 갖는 경우에 대하여 설명한다. 상기 도면에서 A로 표시된 부분은 디램 소자의 메모리 셀 영역을 나타내고, B로 표시된 부분은 디램 소자의 주변회로부 즉, 코어 영역을 나타낸다.
제 1 단계로서, 도 1a와 같이 반도체 기판(10) 상의 소자격리영역에 필드 산화막(12)을 형성하여 능동소자가 형성될 액티브영역을 정의한 다음, 상기 기판(10)과 필드산화막(12) 상의 소정 부분에 게이트 절연막(미 도시)이 구비된 폴리사이드(또는 폴리실리콘) 재질의 게이트 전극(14)을 형성한다. 이어, 기판(10) 상으로 저농도의 불순물을 이온주입한 뒤, 게이트 전극(14)의 양 측벽에 절연막 재질의 스페이서(16)를 형성하고, 상기 기판(10) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 LDD(lightly doped drain) 구조의 소오스·드레인 영역(미 도시)을 형성한다. 그 결과, 도시된 형태의 트랜지스터가 완성된다.
메모리 셀 영역(A)의 게이트 전극(14)과 필드산화막(12) 및 기판(10) 상에 버퍼 산화막(18)을 형성하고, 상기 결과물 상에 고온 산화막(예컨대, BPSG) 재질의 제 1 층간절연막(20)을 형성한 다음, 이를 소정 온도에서 리플로우(reflow)한다. 이와 같이, 버퍼 산화막(18) 공정을 별도 더 진행한 것은 제 1 층간절연막(20)을 BPSG 재질의 고온 산화막으로 형성할 경우 발생될 수 있는 게이트 전극(14) 내로의 보론(B)이나 인(P) 이온의 도핑 현상 및 상기 막질 증착시 야기되는 플라즈마 손상으로부터 메모리 셀 영역(A)의 트랜지스터를 보호하기 위함이다.
비트 라인 형성부의 기판(10) 표면이 노출되도록 제 1 층간절연막(20)을 소정 부분 선택식각하여 DC(Direct Contact)(21)를 형성하고, 상기 DC(21)를 포함한 제 1 층간절연막(20) 상에 도전성막을 형성한 다음, 제 1 층간절연막(20)의 표면이 소정 부분 노출되도록 이를 선택식각하여 메모리 셀 영역(A)에 비트 라인(22)을 형성한다.
비트 라인(22)을 포함한 제 1 층간절연막(20) 상에 고온 산화막(예컨대, BPSG) 재질의 제 2 층간절연막(24)을 형성하고, 이를 소정 온도에서 리플로우한 다음, 커패시터 형성부의 기판(10) 표면이 소정 부분 노출되도록 제 2 및 제 1 층간절연막(24),(20)을 소정 부분 선택식각하여 BC(Buried Contact)(25)를 형성하고, 상기 BC(25)를 포함한 제 2 층간절연막(24) 상에 고농도 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 후 이를 선택식각하여 메모리 셀 영역(A)에 스토리지 전극(26)을 형성한다. 스토리지 전극(26)의 상면 및 측면을 따라 유전막(28)을 형성하고, 상기 유전막(28)을 포함한 제 2 층간 절연막(24) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 다음, 이를 선택식각하여 플레이트 전극(30)을 형성한다.
그 결과, 메모리 셀 영역(A)에 스토리지 전극(26)과 유전막(28) 및 플레이트 전극(30)으로 이루어진 스택 구조의 커패시터(32)가 만들어지게 된다. 이때, 커패시터(32)를 구성하는 스토리지 전극(26)은 디램 셀의 제품 특성상 상기 커패시터의 정전용량이 적어도 30 fF/cell 이상 확보되어야 하므로, 최소한 7000Å 이상의 높이를 가지도록 형성해 주어야 한다.
상기 커패시터(32)를 포함한 제 2 층간절연막(24) 상에 고온 산화막(예컨대, BPSG) 재질의 제 3 층간절연막(34)을 형성하고, 이를 소정 온도에서 리플로우한 다음, 사진식각공정을 이용해서 상기 제 3 층간절연막(34) 상에 MC 형성부를 한정하는 포토레지스트 패턴(36)을 형성한다.
제 2 단계로서, 도 1b와 같이 상기 포토레지스트 패턴(36)을 마스크로해서 코어 영역(B)에 형성되어 있는 게이트 전극(14) 사이의 액티브영역 표면이 소정 부분 노출되도록, 제 3 층간절연막(34)과 제 2 층간 절연막(24) 및 제 1 층간 절연막(20)을 순차식각하여 MC(38)를 형성한다.
제 3 단계로서, 도 1c와 같이 상기 포토레지스트 패턴(36)을 제거한다.
제 4 단계로서, 도 1d와 같이 상기 MC 콘택(38) 내부에 W-플러그(W-plug)(40)를 형성하고, 상기 W-플러그(40)를 포함한 제 3 층간절연막(34) 상에 Al 합금 재질의 금속막을 형성한 다음, 이를 선택식각하여 메모리 셀 영역(A)과 코어 영역(B)에 각각 금속배선(42)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 코어 영역(B)의 금속배선(42)은 W-플러그(40)와 전기적으로 연결되도록 형성된다.
즉, 종래 일반적으로 사용되어 오던 디램 소자의 경우 커패시터로 인해 메모리 셀 영역(A)과 코어 영역(B) 간의 글로벌(global) 단차가 최소한 1.0㎛ 이상 벌어진 상태에서 포토레지스트 패턴을 마스크로 이용한 식각 공정에 의해 MC(38)가 형성되도록 공정 진행이 이루어지고 있음을 알 수 있다.
따라서, 상기 공정을 그대로 적용하여 디램 소자를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생하게 된다.
일반적으로 디램 소자는 스택 구조의 커패시터가 형성되어 있는 메모리 셀 영역(A)에 비해 코어 영역(B)이 1.0㎛ 이상 낮은 단차값을 가지므로, 금속배선의 피치를 어느 수준 이하로 가져갈 경우 콘택 배선을 형성하기 위한 사진식각공정시 단차가 낮은 부분과 단차가 높은 부분을 모두 만족할 수 있는 포토 마진(photo margin)을 찾기가 불가능하게 된다.
이로 인해, 메모리 셀 영역(A)과 코어 영역(B) 간의 경사 부위에 MC 형성부를 한정하는 포토레지스트 패턴(36)을 형성할 때 UDOF 마진이 취약해져, 그 단면 프로파일을 원하는 형상 그대로 재현할 수 없게 될 뿐 아니라 MC 형성부가 세팅치보다 작게 오픈되도록 포토레지스트 패턴이 형성되는 불량이 발생된다.
상기 불량이 발생될 경우, 메모리 셀 영역(A)과 코어 영역(B) 간의 단차 차이가 커서 MC 형성을 위한 층간절연막 식각시 포토레지스트 패턴(36)이 마스크 역할을 제대로 할 수 없게 되므로 식각 공정시에 에치가 충분히 되지 않아 포토성 낫-오픈 페일이 유발되기도 하고, 경우에 따라서는 MC 내에 W-플러그 형성시 보이드가 생성되는 문제가 발생되기도 하므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 디램 소자 제조시 노드 저항이나 커패시터의 플레이트 전극으로 사용되는 폴리실리콘막을 활용해서 코어 영역에 MC 형성부를 한정하는 아일랜드 P-폴리 패턴을 별도 더 형성해 주므로써, MC가 상기 아이랜드 P-폴리 패턴에 의해 SAC(Self Align Contact) 방식으로 형성될 수 있도록 하여, 메모리 셀과 코어 영역 간의 단차를 줄이고, MC 형성시 UDOF 마진 취약으로 인해 야기되던 포토성 낫-오픈 페일을 방지하며, W-플러그 형성시 보이드가 발생하는 것을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래의 디램 소자 제조방법을 도시한 공정수순도,
도 2a 내지 도 2d는 본 발명에 의한 디램 소자 제조방법을 도시한 공정수순도,
도 3a 및 도 3b는 도 2a에 제시된 아일랜드 P-폴리 패턴을 위에서 내려다 본 평면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 필드 산화막과 트랜지스터가 구비된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 비트 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 층간절연막을 선택식각하여 DC를 형성하는 단계; 상기 DC를 포함한 상기 제 1 층간절연막 상에 도전성막을 형성하고, 이를 선택식각하여 비트 라인을 형성하는 단계; 상기 비트 라인을 포함한 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계; 커패시터 형성부의 상기 기판 표면이 노출되도록 상기 제 2 및 제 1 층간절연막을 순차식각하여 BC를 형성하는 단계; 상기 BC를 포함한 상기 제 2 층간절연막 상의 소정 부분에 셀 커패시터용 스토리지 전극과 유전막을 형성하는 단계; 상기 결과물 상에 고농도 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 후, 이를 선택식각하여 메모리 셀 영역에는 셀 커패시터용 플레이트 전극을 형성하고, 코어 영역에는 MC 형성부를 한정하는 아일랜드 P-폴리 패턴을 형성하는 단계; 상기 결과물 상에 제 3 층간절연막을 형성하는 단계; 상기 제 3 층간절연막 상에 형성코자 하는 MC보다 큰 사이즈의 오픈 영역을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로해서 상기 P-폴리 패턴 표면이 노출되도록 상기 제 3 층간절연막을 식각한 후, 연이어 상기 P-폴리 패턴 하단의 상기 제 2, 제 1 층간절연막을 순차식각하여, 상단부가 하단부보다 와이드한 구조의 MC를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 MC 내에 W-플러그를 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이때, 상기 P-폴리 패턴은 상기 MC와 동일 사이즈의 중공홀을 갖는 사각형 구조나 혹은 상기 MC와 동일 사이즈의 오픈 영역을 사이에 두고 두 개의 박막 패턴이 나란히 배열되는 바(bar) 구조로 제조된다.
상기 공정을 적용하여 디램 소자를 제조할 경우, 메모리 셀 커패시터의 플래이트 전극 형성시 코어 영역에 P-폴리 패턴이 함께 형성될 뿐 아니라 MC가 상기 P-폴리 패턴을 이용해서 SAC 방식으로 제조되므로, 메모리 셀 영역과 코어 영역 간의 단차를 줄일 수 있게 되고, MC 형성시 기존대비 포토레지스트 패턴의 오픈 부위를 크게 가져갈 수 있어 UDOF 마진 취약으로 인해 야기되던 포토성 낫-오픈 페일을 방지할 수 있게 된다. 또한, 최종 완성된 MC의 단면 프로파일이 하단부에 비해 상단부가 와이드한 구조를 가지므로, 상기 MC 내에 W 재질의 도전성막 갭 필(gap fill)시 보이드가 발생될 가능성이 줄어들게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a ~ 도 2d는 본 발명에서 제안된 디램 소자 제조방법을 도시한 공정수순도이다. 상기 공정수순도를 참조하여 그 제조방법을 제 4 단계로 구분하여 설명하면 다음과 같다. 여기서는 일 예로서, 디램 소자의 메모리 셀이 COB 구조를 갖는 경우에 대하여 살펴본다. 상기 도면에서 A로 표시된 부분은 디램 소자의 메모리 셀 영역을 나타내고, B로 표시된 부분은 디램 소자의 주변회로부 즉, 코어 영역을 나타낸다.
제 1 단계로서, 도 2a와 같이 반도체 기판(10) 상의 소자격리영역에 필드 산화막(12)을 형성하여 능동소자가 형성될 액티브영역을 정의한 다음, 상기 기판(10)과 필드산화막(12) 상의 소정 부분에 게이트 절연막(미 도시)이 구비된 폴리사이드(또는 폴리실리콘) 재질의 게이트 전극(14)을 형성한다. 이어, 상기 기판(10) 상으로 저농도 불순물을 이온주입하고, 게이트 전극(14)의 양 측벽에 절연막 재질의 스페이서(16)를 형성한 다음, 상기 기판(10) 상으로 고농도 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 LDD(lightly doped drain) 구조의 소오스·드레인 영역(미 도시)을 형성한다. 그 결과, 도시된 형태의 트랜지스터가 완성된다.
메모리 셀 영역(A)의 게이트 전극(14)과 필드산화막(12) 및 기판(10) 상에 버퍼 산화막(18)을 형성하고, 상기 결과물 상에 고온 산화막(예컨대, BPSG) 재질의 제 1 층간절연막(20)을 형성한 다음, 이를 소정 온도에서 리플로우한다. 이와 같이, 버퍼 산화막(18) 제조 공정을 별도 더 진행한 것은 제 1 층간절연막(20)을 BPSG 재질의 고온 산화막으로 형성할 경우 발생될 수 있는 게이트 전극(14) 내로의 보론(B)이나 인(P) 이온의 도핑 현상 및 상기 막질 증착시 야기되는 플라즈마 손상으로부터 메모리 셀 영역(A)의 트랜지스터를 보호하기 위함이다.
비트 라인 형성부의 기판(10) 표면이 노출되도록 제 1 층간절연막(20)을 소정 부분 선택식각하여 DC(21)를 형성하고, 상기 DC(21)를 포함한 제 1 층간절연막(20) 상에 도전성막을 형성한 다음, 제 1 층간절연막(20)의 표면이 소정 부분 노출되도록 이를 선택식각하여 메모리 셀 영역(A)에 비트 라인(22)을 형성한다.
비트 라인(22)을 포함한 제 1 층간절연막(20) 상에 고온 산화막(예컨대, BPSG) 재질의 제 2 층간절연막(24)을 형성하고, 이를 소정 온도에서 리플로우한 다음, 커패시터 형성부의 기판(10) 표면이 소정 부분 노출되도록 제 2 및 제 1 층간절연막(24),(20)을 소정 부분 선택식각하여 BC(25)를 형성하고, 상기 BC(25)를 포함한 제 2 층간절연막(24) 상에 고농도 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 후 이를 선택식각하여 메모리 셀 영역(A)에 스토리지 전극(26)을 형성한다. 스토리지 전극(26)의 상면 및 측면을 따라 유전막(28)을 형성하고, 상기 유전막(28)을 포함한 제 2 층간절연막(24) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 다음, 이를 선택식각하여 메모리 셀 영역(A)에는 플레이트 전극을 형성하고, 코어 영역(B)에는 아일랜드 P-폴리 패턴(30a)을 형성한다.
이때, 상기 P-폴리 패턴(30a)은 도 3a 및 도 3b의 평면도에서 알 수 있듯이 기 설정된 MC와 동일 사이즈(ℓ)의 중공홀(h)을 갖는 사각형 구조(도 3a)로 형성할 수도 있고, 반면 MC와 동일 사이즈(ℓ)의 오픈 영역(h')을 사이에 두고 두 개의 박막 패턴이 나란히 배열되는 바 구조(도 3b)로 형성할 수도 있다. 도 2a의 P-폴리 패턴(30a)은 도 3a 및 도 3b의 X-X 절단면 구조를 보인 것이다.
그 결과, 메모리 셀 영역(A)에는 스토리지 전극(26)과 유전막(28) 및 플레이트 전극(30)으로 구성된 스택 구조의 커패시터(32)가 만들어지고, 코어 영역(B)에는 MC 형성부를 한정하는 아일랜드 P-폴리 패턴(30a)이 만들어지게 된다. 이 경우 역시, 커패시터(32)를 구성하는 스토리지 전극(26)은 디램 셀의 제품 특성상 상기 커패시터의 정전용량이 적어도 30 fF/cell 이상 확보되어야 하므로, 최소한 7000Å 이상의 높이를 가지도록 형성해 주어야 한다.
상기 커패시터(32)와 P-폴리 패턴(30a)을 포함한 제 2 층간절연막(24) 상에 고온 산화막(예컨대, BPSG) 재질의 제 3 층간절연막(34)을 형성하고, 이를 소정 온도에서 리플로우한 다음, 사진식각공정을 이용해서 상기 제 3 층간절연막(34) 상에기 설정된 MC보다 큰 사이즈(ℓ+α)의 오픈 영역을 갖는 포토레지스트 패턴(36)을 을 형성한다. 이와 같이 포토레지스트 패턴(36)의 오픈 영역을 기존대비 크게 가져간 것은 하단부에 P-폴리 패턴(30a)이 형성되어 있어 후속 공정에서 SAC 방식으로 MC 제조가 이루어지게 되므로, 상기 패턴(36)의 오픈 영역을 종래보다 다소 크게 가져가더라도 MC 형성에는 아무런 지장이 없고, 아울러 UDOF 마진 취약으로 인해 야기되는 불량 해소 측면에서도 유리하기 때문이다.
제 2 단계로서, 도 2b와 같이 상기 포토레지스트 패턴(36)을 마스크로해서 P-폴리 패턴(30a)의 표면이 노출되도록 제 3 층간절연막(34)을 식각한 후, 연이어 MC 형성부의 기판(10) 표면이 노출되도록 상기 P-폴리 패턴(30a) 하단의 제 2 층간절연막(24)과 제 1 층간절연막(20)을 순차식각하여, 상단부가 하단부보다 와이드한 구조의 MC(38)를 형성한다.
제 3 단계로서, 도 2c와 같이 상기 포토레지스트 패턴(36)을 제거한다.
제 4 단계로서, 도 2d와 같이 상기 MC 콘택(38) 내부에 W-플러그(40)를 형성하고, 상기 W-플러그(40)를 포함한 제 3 층간절연막(34) 상에 Al 합금 재질의 금속막을 형성한 다음, 이를 선택식각하여 메모리 셀 영역(A)과 코어 영역(B)에 각각 금속배선(42)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 코어 영역(B)의 금속배선(42)은 W-플러그(40)와 전기적으로 연결되도록 형성된다.
이와 같이 디램 소자를 제조할 경우, 셀 커패시터(32)의 플래이트 전극(30) 형성시 단차가 낮은 코어 영역(B)에도 인위적으로 P-폴리 패턴(30a)을 함께 남겨서, 이후 식각 선택비가 다른 P-폴리 패턴(30a)을 이용해서 SAC 방식으로 MC(38)가형성되도록 공정이 진행되므로, 메모리 셀 영역(A)과 코어 영역(B) 간의 단차를 줄일 수 있게 될 뿐 아니라 포토레지스트 패턴(36)의 오픈 부위를 기존보다 크게 가져가더라도 하부의 게이트 전극(14)과의 쇼트(short) 발생없이 MC(38)를 제조할 수 있게 되고, 그 결과 UDOF 마진 취약으로 인해 야기되던 포토성 낫-오픈 페일을 방지할 수 있게 된다.
게다가, 이 경우는 최종 완성된 MC(38)의 단면 프로파일이 하단부에 비해 상단부가 와이드한 구조를 가지므로, 상기 MC 내에 W 재질의 도전성막 갭 필시 입구가 넓어진 효과를 얻을 수 있어 보이드 억제 측면에서 유리하다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 메모리 셀 커패시터의 플레이트 전극 형성시 코어 영역의 MC 형성부에 P-폴리 패턴이 함께 형성되도록 해서, 이후 MC가 상기 P-폴리 패턴에 의해 SAC 방식으로 제조되도록 하므로써, 1) 메모리 셀 영역과 코어 영역 간의 단차를 줄일 수 있게 되고, 2) 게이트 전극과의 쇼트 발생없이도 기존대비 포토레지스트 패턴의 오픈 부위를 크게 가져갈 수 있어 UDOF 마진 취약으로 인해 야기되던 포토성 낫-오픈 페일을 방지할 수 있으며, 3) MC의 단면 프로파일이 하단부에 비해 상단부가 와이드한 구조를 가지므로, W-플러그 형성시 보이드 발생을 최소화할 수 있게 된다.

Claims (3)

  1. 필드 산화막과 트랜지스터가 구비된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    비트 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 층간절연막을 선택식각하여 DC를 형성하는 단계;
    상기 DC를 포함한 상기 제 1 층간절연막 상에 도전성막을 형성하고, 이를 선택식각하여 비트 라인을 형성하는 단계;
    상기 비트 라인을 포함한 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계;
    커패시터 형성부의 상기 기판 표면이 노출되도록 상기 제 2 및 제 1 층간절연막을 순차식각하여 BC를 형성하는 단계;
    상기 BC를 포함한 상기 제 2 층간절연막 상의 소정 부분에 셀 커패시터용 스토리지 전극과 유전막을 형성하는 단계;
    상기 결과물 상에 고농도 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 후, 이를 선택식각하여 메모리 셀 영역에는 셀 커패시터용 플레이트 전극을 형성하고, 코어 영역에는 MC 형성부를 한정하는 아일랜드 P-폴리 패턴을 형성하는 단계;
    상기 결과물 상에 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막 상에 형성코자 하는 MC보다 큰 사이즈의 오픈 영역을갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로해서 상기 P-폴리 패턴 표면이 노출되도록 상기 제 3 층간절연막을 식각한 후, 연이어 상기 P-폴리 패턴 하단의 상기 제 2, 제 1 층간절연막을 순차식각하여, 상단부가 하단부보다 와이드한 구조의 MC를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 MC 내에 W-플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.(여기서, DC는 Direct Contact을, BC는 Buried Contact을, MC는 Metal Conract을 각각 나타낸다)
  2. 제 1항에 있어서, 상기 P-폴리 패턴은 상기 MC와 동일 사이즈의 중공홀이 구비된 사각형 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 P-폴리 패턴은 상기 MC와 동일 사이즈의 오픈 영역을 사이에 두고 두 개의 박막 패턴이 나란히 배열되는 바(bar) 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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