KR100361530B1 - 디램 소자의 제조방법 - Google Patents

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Abstract

본 발명은 정렬 마크가 형성되는 프레임(Frame) 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법에 관한 것이다. 본 발명의 디램 소자의 제조방법은, 디램 셀들이 형성되는 셀 영역과 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자를 제조함에 있어서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 프레임 영역에서 발생되는 단차로 인하여, 셀 영역에 스토리지 전극을 형성하는 동안, 상기 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서, 반도체 기판의 프레임 영역에 도전막 패턴을 형성하는 단계; 상기 반도체 기판 및 도전막 패턴 상에 상기 도전막 패턴의 상부면 중심 부분을 노출시키는 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제1층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 상기 결과물 상에 제2층간 절연막, 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함한다.

Description

디램 소자의 제조방법{Method of manufacturing DRAM device}
본 발명은 디램 소자의 제조방법에 관한 것으로, 특히, 정렬 마크가 형성되는 프레임(Frame) 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법에 관한 것이다.
디램(Dynamic Random Access Memory) 소자는 하나의 트랜지스터와 하나의 캐패시터를 갖는 단위 셀들로 구성된다. 여기서, 캐패시터는 스토리지 전극과 플레이트 전극으로 각각 불리우는 두 개의 전극들 사이에 유전체막이 개재되어 있는 구조로서, 그 용량은 클수록 좋다.
캐패시터의 용량은, 주지된 바와 같이, 전극들간의 거리에 반비례하고, 전극의 면적과 유전체막의 유전상수 값의 곱에 비례한다. 따라서, 캐패시터의 용량(이하, 캐패시턴스라 칭함)을 증가시키기 위해서는 전극들간의 거리를 줄이거나, 전극의 면적을 넓히거나, 또는, 유전상수 값이 큰 유전체막을 사용해야 한다.
그런데, 전극들간의 거리를 줄이는 것은 그 한계가 있으므로, 캐패시턴스를 향상시키기 위해서는 유전상수 값이 큰 유전체막을 사용하거나, 또는, 전극 면적을 넓혀야만 한다. 예를들어, 핀(Fin) 구조, 스택(Stack) 구조, 및, 원통(Cylinder) 구조 등의 구조로 제작된 캐패시터는 전극 면적을 넓혀 캐패시턴스를 증대시킨 경우이다. 여기서, 실린더 구조는 비교적 간단한 공정으로 고용량의 캐패시터를 제조할 수 있는 장점이 있다.
도 1은 종래 기술에 따라 제작된 디램 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하도록 한다.
도시된 바와 같이, 반도체 기판(1) 상에 수 개의 워드라인들(2)이 형성되고, 제1층간 절연막(3)이 상기 워드라인들(2) 및 반도체 기판(1)을 덮도록 형성된다. 여기서, 도시되지는 않았으나, 워드라인(2) 양측의 기판(1) 부분에는 제1 및 제2접합영역이 형성되어 있다. 공지된 식각 공정 및 도전막의 매립 공정을 통해, 워드라인들(2) 사이의 제1층간 절연막(3) 부분에 제1콘택 플러그(4)가 형성된다. 여기서, 제1콘택 플러그(4)는 반도체 소자의 크기가 작아지면서, 비트라인 콘택 또는 스토리지 전극 콘택의 높은 종횡비(Aspect Ratio)와 정렬 여유도의 감소를 극복하기 위하여 형성되는 것으로서, 이러한 제1콘택 플러그(4)에 의해 접합영역들과 후속 공정에서 형성되는 비트라인 및 스토리지 전극간의 콘택이 용이하게 된다.
제1층간 절연막(3) 상에 상기 제1콘택 플러그(4)를 통하여 제1접합영역, 예컨데, 드레인 영역과 콘택되는 비트라인(5)이 형성되고, 제2층간 절연막(6)이 상기 비트라인(5) 및 제1층간 절연막(3) 상에 형성된다. 공지된 식각 공정 및 도전막의 매립 공정을 통해, 상기 제2층간 절연막(6) 내에 제1콘택 플러그(4)와 콘택되는 제2콘택 플러그(7)가 형성된다. 상기 제2콘택 플러그(7)는 제2접합영역, 예컨데, 소오스 영역과 후속 공정에서 형성되는 스토리지 전극간의 콘택이 용이하게 이루어지도록 하기 위하여 형성되는 것이다.
실린더 구조의 캐패시터를 형성하기 위하여, 전체 상부에 희생 산화막(8)이 형성되고, 공지된 식각 공정에 의해, 상기 희생 산화막(8)에 제2콘택 플러그(7) 및 이에 인접된 제2층간 절연막(6) 부분을 노출시키는 콘택홀(9)이 형성된다. 그리고 나서, 스토리지 전극용 도전막의 전면 증착 및 상기 도전막에 대한 식각 공정이 수행되는 것에 의해, 콘택홀(9)의 내벽에 제1 및 제2콘택 플러그(4, 7)를 통해 소오스 영역과 콘택되는 스토리지 전극(10)이 형성된다.
이후, 도시되지는 않았지만, 희생산화막의 제거 공정과, 유전체막과 플레이트 전극용 도전막의 증착 공정, 및, 상기 플레이트 전극용 도전막 및 유전체막의 식각 공정이 순차적으로 수행되는 것에 의해 캐패시터가 형성된다.
그러나, 상기와 같은 디램 소자를 제작함에 있어서, 셀 영역에 콘택 플러그를 형성할 경우, 프레임(Frame) 영역에도 상기 콘택 플러그로 이루어진 정렬 마크 등을 동시에 형성하게 되는데, 프레임 영역에 형성되는 콘택 플러그, 즉, 마크들에 의해 상기 프레임 영역에서 단차가 발생되는 바, 이 단차에 의해 후속 공정, 즉, 스토리지 전극의 형성시, 프레임 영역에서 스토리지 전극용 도전막이 완전히 제거되지 않고, 그 일부가 리프팅(Lifting)된 상태로 잔류되는 현상이 유발되고, 이로 인하여, 프레임 영역에 잔류되어진 스토리지 전극용 도전막에 의해 제작·완료된 디램 소자에서 도전 라인들간의 단락과 같은 결함이 발생된다.
도 2 및 도 3은 정렬 패턴, 즉, 제1 및 제2콘택 플러그에 의해 발생된 단차로 인하여 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면으로서, 도 2는 제1콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면이고, 도 3은 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면이다. 여기서, 도면부호 20a 및 20b는 프레임 영역에 잔류된 스토리지 전극용 도전막을 나타내고, 그 이외의 도면부호는 도 1에서와 동일하다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 콘택 플러그의 형성에 기인하는 단차에 의해서, 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따라 제작된 디램 소자를 도시한 단면도.
도 2는 제1콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면.
도 3은 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22,25 : 도전막 패턴
23 : 제1층간 절연막 24,27 : 콘택 플러그
26 : 제2층간 절연막 28 : 희생 산화막
30 : 스토리지 전극용 도전막
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 소자의 제조방법은, 디램 셀들이 형성되는 셀 영역과 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자를 제조함에 있어서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 프레임 영역에서 발생되는 단차로 인하여, 셀 영역에 스토리지 전극을 형성하는 동안, 상기 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서, 반도체 기판의 프레임 영역에 도전막 패턴을 형성하는 단계; 상기 반도체 기판 및 도전막 패턴 상에 상기 도전막 패턴의 상부면 중심 부분을 노출시키는 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제1층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 상기 결과물 상에 제2층간 절연막, 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 디램 소자의 제조방법은, 디램 셀들이 형성되는 셀 영역과 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자를 제조함에 있어서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 프레임 영역에서 발생되는 단차로 인하여, 셀 영역에 스토리지 전극을 형성하는 동안, 상기 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서, 반도체 기판 상에 제1층간 절연막을 형성하는 단계; 프레임 영역에 해당하는 제1층간 절연막 부분 상에 도전막 패턴을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 상기 도전막 패턴의 상부면 중심 부분을 노출시키는 제2층간 절연막을 형성하는 단계; 상기 제2층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제2층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 상기 결과물 상에 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함한다.
본 발명에 따르면, 프레임 영역에 도전막 패턴을 형성하고, 아울러, 콘택 플러그에 대한 CMP 공정을 수행하기 때문에, 프레임 영역에서 상기 콘택 플러그의 형성에 기인된 단차를 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 잔류되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도이다. 여기서, 본 발명의 제1실시예는 제1콘택 플러그에의해 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 것으로, 설명의 편의상 프레임 영역에 대해서만 도시하고, 설명한다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(21)의 프레임 영역 상에 도전막 패턴(22)을 형성한다. 여기서, 도전막 패턴(22)은 셀 영역에 형성되는 워드 라인과 동시에 형성시킨 것으로서, 일반적으로, 프레임 영역에는 상기 도전막 패턴(22)을 형성하지 않지만, 본 발명의 실시예에서는 후속 공정에서 형성되는 콘택 플러그, 예컨데, 도 2에서처럼 제1콘택 플러그(4)를 형성하는 것으로 인하여, 프레임 영역에서 단차가 발생되는 것을 방지하기 위하여, 상기 콘택 플러그가 형성될 부분에 도전막 패턴(22)을 형성시킨다. 이때, 도전막 패턴(22)은 후속 공정에서 형성되는 콘택 플러그 보다 더 넓게 형성함으로써, 상기 콘택 플러그의 형성시에 정렬 여유도가 향상되도록 한다. 이어서, 도전막 패턴(22) 및 반도체 기판(21) 상에 제1층간 절연막(23)을 형성하고, 상기 도전막 패턴(22)의 상부면 중심 부분이 노출되도록, 상기 제1층간 절연막(23)을 패터닝한다.
다음으로, 도 4b에 도시된 바와 같이, 노출된 도전막 패턴(22) 및 제1층간 절연막(23) 상에 콘택 플러그(24)를 형성한다. 이때, 콘택 플러그(24)는 도전막 패턴(22)과 제1층간 절연막(23)간의 단차 보다는 두껍게 형성한다.
이어서, 도 4c에 도시된 바와 같이, 제1층간 절연막(23)이 노출될 때까지, 공지된 화화적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 콘택 플러그(24)를 연마함으로써, 표면 평탄화를 얻는다. 한편, 경우에 따라서는 CMP 공정시에 콘택 플러그(24)의 두께 보다 연마량을 많이 할 수도 있다.
여기서, 종래에는 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 극복하기 위하여 형성시키는 콘택 플러그로 인하여 프레임 영역에서 표면 단차가 발생되지만, 본 발명의 실시예에서는 도전막 패턴(22)의 형성과 상기 콘택 플러그(24)에 대한 CMP 공정을 수행하는 것으로 인하여, 상기 콘택 플러그(24)의 형성에 기인된 프레임 영역에서의 단차는 제거된다.
다음으로, 도 4d에 도시된 바와 같이, 전체 상부에 제2층간 절연막(26)과 희생 산화막(28) 및 스토리지 전극용 도전막(30)을 순차적으로 형성하고, 이어서, 도 4e에 도시된 바와 같이, CMP 공정을 수행하여 상기 스토리지 전극용 도전막을 제거한다. 이때, 본 발명의 제1실시예에서는 콘택 플러그(24)의 형성으로 인하여 발생되는 단차를 미리 제거시켰기 때문에, CMP 공정을 통해 상기 스토리지 전극용 도전막을 완전히 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도이다. 여기서, 본 발명의 제2실시예는 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 것으로, 제1실시예와 마찬가지로 설명의 편의상 프레임 영역에 대해서만 도시하고, 설명한다.
우선, 도 5a에 도시된 바와 같이, 반도체 기판(21)의 프레임 영역 상에 제1층간 절연막(23)을 형성하고, 그런 다음, 상기 제1층간 절연막(23)의 소정 부분, 예컨데, 후속 공정에서 콘택 플러그가 형성될 부분 상에 도전막 패턴(25)을 형성한다. 여기서, 도전막 패턴(25)은 셀 영역에 형성되는 비트라인과 함께 형성시키며, 아울러, 전술한 제1실시예와 마찬가지로, 콘택 플러그 보다 더 넓게 형성함으로써, 상기 콘택 플러그의 형성시에 정렬 여유도가 향상되도록 한다. 이어서, 제1층간 절연막(23) 및 도전막 패턴(25) 상에 제2층간 절연막(26)을 형성하고, 그런 다음, 상기 제2층간 절연막(26)에 대한 식각 공정을 수행하여, 상기 도전막 패턴(25)의 중심 부분을 노출시킨다.
다음으로, 도 5b에 도시된 바와 같이, 노출된 도전막 패턴(25) 및 제2층간 절연막(23) 상에 콘택 플러그(27)를 형성한다. 여기서, 콘택 플러그(27)는 스토리지 전극 콘택의 높은 종횡비와 정렬 여유도의 감소를 극복하기 위하여 셀 영역에 형성시키는 제2콘택 플러그와 동시에 형성시킨 것으로, 도전막 패턴(25)과 제2층간 절연막(26)간의 단차 보다는 두껍게 형성한다.
이어서, 도 5c에 도시된 바와 같이, 제2층간 절연막(26)이 노출될 때까지, CMP 공정으로 상기 콘택 플러그(27)를 연마함으로써, 표면 평탄화를 얻는다. 이때, CMP 공정시에는 콘택 플러그(27)의 두께 보다 연마량을 많이 할 수도 있다. 이 결과, 도 3과 비교해서 콘택 플러그(27)에 의한 프레임 영역에서의 단차는, 전술한 바와 같이, 도전막 패턴(25)의 형성과 상기 콘택 플러그(27)에 대한 CMP 공정을 수행하는 것으로 인하여 제거된다.
다음으로, 도 5d에 도시된 바와 같이, 전체 상부에 희생 산화막(28) 및 스토리지 전극용 도전막(30)을 순차적으로 형성하고, 이어서, 도 5e에 도시된 바와 같이, CMP 공정으로 스토리지 전극용 도전막을 제거한다. 이때, 전술한 바와 같이,도전막 패턴(25) 및 콘택 플러그(27)에 대한 CMP 공정으로, 상기 콘택 플러그(27)의 형성으로 인한 단차를 미리 제거시켰기 때문에, CMP 공정을 통해 상기 스토리지 전극용 도전막을 완전히 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 도전막 패턴의 형성 및 콘택 플러그에 대한 CMP 공정으로 상기 콘택 플러그의 형성으로 인한 단차가 미리 제거시키기 때문에, 프레임 영역에서 표면 단차에 기인하여 스토리지 전극용 도전막이 잔류되는 것을 방지할 수 있다.
따라서, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있는 것에 기인하여, 프레임 영역에서 잔류된 스토리지 전극용 도전막으로 인한 도전 라인들간의 단락을 방지할 수 있기 때문에, 디램 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

  1. (정정) 디램 셀들이 형성되는 셀 영역과 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자를 제조함에 있어서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 프레임 영역에서 발생되는 단차로 인하여, 셀 영역에 스토리지 전극을 형성하는 동안, 상기 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서,
    반도체 기판의 프레임 영역에 도전막 패턴을 형성하는 단계; 상기 반도체 기판 및 도전막 패턴 상에 상기 도전막 패턴의 상부면 중심 부분을 노출시키는 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제1층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 상기 결과물 상에 제2층간 절연막, 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 콘택 플러그는 상기 도전막 패턴과 제1층간 절연막 사이의 단차 보다 더 두껍게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
  3. (정정) 디램 셀들이 형성되는 셀 영역과 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자를 제조함에 있어서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 프레임 영역에서 발생되는 단차로 인하여, 셀 영역에 스토리지 전극을 형성하는 동안, 상기 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서,
    반도체 기판 상에 제1층간 절연막을 형성하는 단계; 프레임 영역에 해당하는 제1층간 절연막 부분 상에 도전막 패턴을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 상기 도전막 패턴의 상부면 중심 부분을 노출시키는 제2층간 절연막을 형성하는 단계; 상기 제2층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제2층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 상기 결과물 상에 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 콘택 플러그는 상기 도전막 패턴과 제2층간 절연막 사이의 단차 보다 더 두껍게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
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