JPH0936313A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0936313A JPH0936313A JP18575895A JP18575895A JPH0936313A JP H0936313 A JPH0936313 A JP H0936313A JP 18575895 A JP18575895 A JP 18575895A JP 18575895 A JP18575895 A JP 18575895A JP H0936313 A JPH0936313 A JP H0936313A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- capacitor
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高精度な容量素子を持つ半導体装置におい
て、容量の段差を低減し、層間膜の平坦化及びコンタク
トの形成を容易にし、且つ余分な膜の成長等の無駄を減
らす。 【解決手段】 ポリシリコンゲートもしくはサリサイド
ゲート構造で容量素子を併せ持つ半導体装置およびその
製造方法において、ゲートポリシリコンの成長を２回に
分け、第１のポリシリコン４の成長後に容量絶縁膜５を
成長させ、容量絶縁膜５を容量下部電極の形状にパター
ニングした後、第２のポリシリコン７を成長させる。そ
の後、フォトレジスト６をゲート電極および容量上部電
極形状にパターニングし、ポリシリコンエッチングを行
なうことによってゲート電極及び容量の上下電極を同時
に形成することにより、簡略な工程で段差の増加しない
構造が得られる。
て、容量の段差を低減し、層間膜の平坦化及びコンタク
トの形成を容易にし、且つ余分な膜の成長等の無駄を減
らす。 【解決手段】 ポリシリコンゲートもしくはサリサイド
ゲート構造で容量素子を併せ持つ半導体装置およびその
製造方法において、ゲートポリシリコンの成長を２回に
分け、第１のポリシリコン４の成長後に容量絶縁膜５を
成長させ、容量絶縁膜５を容量下部電極の形状にパター
ニングした後、第２のポリシリコン７を成長させる。そ
の後、フォトレジスト６をゲート電極および容量上部電
極形状にパターニングし、ポリシリコンエッチングを行
なうことによってゲート電極及び容量の上下電極を同時
に形成することにより、簡略な工程で段差の増加しない
構造が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に高精度な容量を持つ半導体装置
及びその製造方法に関する。
の製造方法に関し、特に高精度な容量を持つ半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置及びその製造方法は、
図１０から図１２までに示すように、基板１上のＬＯＣ
ＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸
化膜３を形成した後、容量の下部電極となる第１ポリシ
リコン４及び容量酸化膜５を形成し（図１０の（Ａ）参
照）、容量の下部電極部のみフォトレジスト６でマスク
第１ポリシリコン４及び容量酸化膜５をエッチングする
（図１０の（Ｂ）参照）。ここでゲート酸化膜をウェッ
トエッチした後に付け直すこともある。その後、第１ポ
リシリコン４の側壁を酸化することによってＳｉＯ2 膜
１５を形成（図１０の（Ｃ）参照）した後、第２のポリ
シリコン７及びタングステンシリサイド膜１６を成長さ
せ（図１０の（Ｄ）参照）、フォトリソグラフィー工程
及び第２ポリシリコン７、タングステンシリサイド膜１
６のエッチングによりゲート電極、容量の上部電極を形
成する（図１１の（Ｅ）及び（Ｆ）参照）。さらに、ト
ランジスタ領域にイオン注入を用いてＬＤＤ領域８を形
成し（図１１の（Ｇ）参照）、さらにＳｉＯ2 膜９の形
成（図１１の（Ｈ）参照）及びエッチバックによりゲー
ト電極、容量電極の側壁にＳｉＯ2 サイドウォール１０
を形成する（図１２の（Ｉ）参照）。ここで容量の下部
電極である第１ポリシリコン４の側壁には、第２ポリシ
リコン７のエッチング時の残渣としてポリシリコンサイ
ドウォール７′が形成されることがある。
図１０から図１２までに示すように、基板１上のＬＯＣ
ＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸
化膜３を形成した後、容量の下部電極となる第１ポリシ
リコン４及び容量酸化膜５を形成し（図１０の（Ａ）参
照）、容量の下部電極部のみフォトレジスト６でマスク
第１ポリシリコン４及び容量酸化膜５をエッチングする
（図１０の（Ｂ）参照）。ここでゲート酸化膜をウェッ
トエッチした後に付け直すこともある。その後、第１ポ
リシリコン４の側壁を酸化することによってＳｉＯ2 膜
１５を形成（図１０の（Ｃ）参照）した後、第２のポリ
シリコン７及びタングステンシリサイド膜１６を成長さ
せ（図１０の（Ｄ）参照）、フォトリソグラフィー工程
及び第２ポリシリコン７、タングステンシリサイド膜１
６のエッチングによりゲート電極、容量の上部電極を形
成する（図１１の（Ｅ）及び（Ｆ）参照）。さらに、ト
ランジスタ領域にイオン注入を用いてＬＤＤ領域８を形
成し（図１１の（Ｇ）参照）、さらにＳｉＯ2 膜９の形
成（図１１の（Ｈ）参照）及びエッチバックによりゲー
ト電極、容量電極の側壁にＳｉＯ2 サイドウォール１０
を形成する（図１２の（Ｉ）参照）。ここで容量の下部
電極である第１ポリシリコン４の側壁には、第２ポリシ
リコン７のエッチング時の残渣としてポリシリコンサイ
ドウォール７′が形成されることがある。
【０００３】その後トランジスタ領域にイオン注入を用
いてＳＤ領域１１を形成し（図１２の（Ｊ）参照）、単
層もしくは複層の絶縁膜からなる層間膜１４を形成し平
坦化した後（図１２の（Ｋ）参照）、配線工程により集
積回路装置を形成していた。またここでＳＤ領域形成の
イオン注入時薄いＳｉＯ2 膜を形成しダメージを防ぐこ
ともよく行なわれる。
いてＳＤ領域１１を形成し（図１２の（Ｊ）参照）、単
層もしくは複層の絶縁膜からなる層間膜１４を形成し平
坦化した後（図１２の（Ｋ）参照）、配線工程により集
積回路装置を形成していた。またここでＳＤ領域形成の
イオン注入時薄いＳｉＯ2 膜を形成しダメージを防ぐこ
ともよく行なわれる。
【０００４】また、第２の従来例を図１３ないし図１４
に示す。まず第１の従来例と同様に基板１上のＬＯＣＯ
Ｓ酸化膜２で分離されたトランジスタ領域にゲート酸化
膜３を形成した後、ゲート電極及び容量の下部電極とな
る第１ポリシリコン４及び容量酸化膜５、容量の上部電
極となる第２ポリシリコン７を形成し（図１３の（ａ）
参照）つぎに容量の上部電極部のみフォトレジスト６で
マスクし第２ポリシリコン７及び容量酸化膜５をエッチ
ングする（図１３の（ｂ）参照）。さらにゲート電極及
び容量の下部電極をフォトリソグラフィー工程及び第１
ポリシリコン４のエッチングにより形成する（図１３の
（ｃ）及び（ｄ）参照）。ここでトランジスタ領域にイ
オン注入を用いてＬＤＤ領域８を形成し（図１４の
（ｅ）参照）、さらにＳｉＯ2 膜９の形成（図１４の
（ｆ）参照）及びエッチバックによりゲート電極、容量
電極の側壁にＳｉＯ2 サイドウォール１０を形成し、ト
ランジスタ領域にイオン注入を用いてＳＤ領域１１を形
成する（図１４の（ｇ）参照）。
に示す。まず第１の従来例と同様に基板１上のＬＯＣＯ
Ｓ酸化膜２で分離されたトランジスタ領域にゲート酸化
膜３を形成した後、ゲート電極及び容量の下部電極とな
る第１ポリシリコン４及び容量酸化膜５、容量の上部電
極となる第２ポリシリコン７を形成し（図１３の（ａ）
参照）つぎに容量の上部電極部のみフォトレジスト６で
マスクし第２ポリシリコン７及び容量酸化膜５をエッチ
ングする（図１３の（ｂ）参照）。さらにゲート電極及
び容量の下部電極をフォトリソグラフィー工程及び第１
ポリシリコン４のエッチングにより形成する（図１３の
（ｃ）及び（ｄ）参照）。ここでトランジスタ領域にイ
オン注入を用いてＬＤＤ領域８を形成し（図１４の
（ｅ）参照）、さらにＳｉＯ2 膜９の形成（図１４の
（ｆ）参照）及びエッチバックによりゲート電極、容量
電極の側壁にＳｉＯ2 サイドウォール１０を形成し、ト
ランジスタ領域にイオン注入を用いてＳＤ領域１１を形
成する（図１４の（ｇ）参照）。
【０００５】ここでチタンサリサイド構造を形成するた
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図１４の（ｈ）参照），ランプアニール等によりシ
リコンとＴｉ膜を反応させチタンシリサイド膜を形成す
る（図１５の（ｉ）参照）。ＳｉＯ2 膜とＴｉ膜は反応
しない為、未反応のＴｉ膜１９を除去し（図１５の
（ｊ）参照）、その後、単層もしくは複層の絶縁膜から
なる層間膜１４を形成し、該層間膜１４を平坦化した後
（図１５の（ｋ）参照）、配線工程により集積回路装置
を形成していた。
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図１４の（ｈ）参照），ランプアニール等によりシ
リコンとＴｉ膜を反応させチタンシリサイド膜を形成す
る（図１５の（ｉ）参照）。ＳｉＯ2 膜とＴｉ膜は反応
しない為、未反応のＴｉ膜１９を除去し（図１５の
（ｊ）参照）、その後、単層もしくは複層の絶縁膜から
なる層間膜１４を形成し、該層間膜１４を平坦化した後
（図１５の（ｋ）参照）、配線工程により集積回路装置
を形成していた。
【０００６】
【発明が解決しようとする課題】この従来の集積回路装
置及びその製造方法は、ゲート電極上もしくはゲート電
極下に容量電極が形成される為、容量絶縁膜は多くの場
合５０ｎｍ程度もしくはそれ以下であり、特に問題はな
いと考えられるが、容量電極の膜厚は、１５０ｎｍ〜５
００ｎｍ程度あり、層間膜形成時に平坦化が困難にな
り、この層間膜の平坦化のため工程数及び製造時間が増
加するという問題点があった。またこの段差の増大は、
層間膜形成後のコンタクトホール形成時にもコンタクト
ホールの深さの違いからコンタクトホール形成が困難に
なるという問題点もある。
置及びその製造方法は、ゲート電極上もしくはゲート電
極下に容量電極が形成される為、容量絶縁膜は多くの場
合５０ｎｍ程度もしくはそれ以下であり、特に問題はな
いと考えられるが、容量電極の膜厚は、１５０ｎｍ〜５
００ｎｍ程度あり、層間膜形成時に平坦化が困難にな
り、この層間膜の平坦化のため工程数及び製造時間が増
加するという問題点があった。またこの段差の増大は、
層間膜形成後のコンタクトホール形成時にもコンタクト
ホールの深さの違いからコンタクトホール形成が困難に
なるという問題点もある。
【０００７】また容量を形成しないプロセスに対し、容
量電極として新たな膜の成長が必要であり、さらに電極
部以外の膜をエッチング除去するために無駄が多くな
り、製造時間がさらに増加していた。
量電極として新たな膜の成長が必要であり、さらに電極
部以外の膜をエッチング除去するために無駄が多くな
り、製造時間がさらに増加していた。
【０００８】そこで、本発明は、高精度な容量素子を持
つ半導体装置において、容量部の段差を低減し、層間膜
の平坦化及びコンタクトの形成を容易にし、かつ余分な
膜の成長等の無駄を減らした半導体装置の製造方法を提
供することを目的とする。
つ半導体装置において、容量部の段差を低減し、層間膜
の平坦化及びコンタクトの形成を容易にし、かつ余分な
膜の成長等の無駄を減らした半導体装置の製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置及びその製造方法は、容量素子
の形成を容量を形成しないポリシリコンゲートプロセス
もしくはサリサイドゲートプロセスにおいて、ゲートポ
リシリコンの成長を２回に分け、２層のゲートポリシリ
コン間に容量絶縁膜を形成し、それぞれのゲートポリシ
リコン膜を容量電極とするようになっている。
に、本発明の半導体装置及びその製造方法は、容量素子
の形成を容量を形成しないポリシリコンゲートプロセス
もしくはサリサイドゲートプロセスにおいて、ゲートポ
リシリコンの成長を２回に分け、２層のゲートポリシリ
コン間に容量絶縁膜を形成し、それぞれのゲートポリシ
リコン膜を容量電極とするようになっている。
【００１０】本発明の製造方法の基本態様によれば、Ｍ
ＯＳ型半導体装置の製造方法において、半導体基板上に
分離用ＬＯＣＯＳ酸化膜及びＭＯＳ型トランジスタ形成
領域にゲート酸化膜を形成する工程と、前記ＬＯＣＯＳ
酸化膜及前記ゲート酸化膜上に第１のポリシリコン膜を
成長させる工程と、前記第１のポリシリコン膜上に単層
もしくは複層の容量絶縁膜を成長させる工程と、容量の
下部電極生成領域以外の前記単層もしくは複層の容量絶
縁膜を選択的に除去する工程と、前記第一のポリシリコ
ン膜及び前記単層もしくは複層の容量絶縁膜上に第２の
ポリシリコン膜を成長させる工程と、フォトリソグラフ
ィー技術を用いフォトレジストをゲート電極の形状及び
単層もしくは複層の容量絶縁膜が形成された領域内の容
量の上部電極の形状にパターニングする工程と、前記フ
ォトレジストをマスクとしてポリシリコンの異方性エッ
チングを行ない、前記ゲート電極を前記第１のポリシリ
コン膜及び前記第２のポリシリコン膜の積層構造で形成
すると同時に、容量の前記上部電極を前記フォトレジス
トをマスクとしてエッチングされた前記第２のポリシリ
コン膜で形成し、かつ容量の前記下部電極を前記単層も
しくは複層の容量絶縁膜をマスクとして自己整合的にエ
ッチングされた前記第１のポリシリコン膜で形成する工
程を含むことを特徴とする半導体装置の製造方法が提供
される。
ＯＳ型半導体装置の製造方法において、半導体基板上に
分離用ＬＯＣＯＳ酸化膜及びＭＯＳ型トランジスタ形成
領域にゲート酸化膜を形成する工程と、前記ＬＯＣＯＳ
酸化膜及前記ゲート酸化膜上に第１のポリシリコン膜を
成長させる工程と、前記第１のポリシリコン膜上に単層
もしくは複層の容量絶縁膜を成長させる工程と、容量の
下部電極生成領域以外の前記単層もしくは複層の容量絶
縁膜を選択的に除去する工程と、前記第一のポリシリコ
ン膜及び前記単層もしくは複層の容量絶縁膜上に第２の
ポリシリコン膜を成長させる工程と、フォトリソグラフ
ィー技術を用いフォトレジストをゲート電極の形状及び
単層もしくは複層の容量絶縁膜が形成された領域内の容
量の上部電極の形状にパターニングする工程と、前記フ
ォトレジストをマスクとしてポリシリコンの異方性エッ
チングを行ない、前記ゲート電極を前記第１のポリシリ
コン膜及び前記第２のポリシリコン膜の積層構造で形成
すると同時に、容量の前記上部電極を前記フォトレジス
トをマスクとしてエッチングされた前記第２のポリシリ
コン膜で形成し、かつ容量の前記下部電極を前記単層も
しくは複層の容量絶縁膜をマスクとして自己整合的にエ
ッチングされた前記第１のポリシリコン膜で形成する工
程を含むことを特徴とする半導体装置の製造方法が提供
される。
【００１１】上記製造方法の基本態様における容量絶縁
膜は、前記第１のポリシリコン膜で形成された容量の下
部電極形成領域を選択的に酸化することによって形成さ
れもよい。
膜は、前記第１のポリシリコン膜で形成された容量の下
部電極形成領域を選択的に酸化することによって形成さ
れもよい。
【００１２】上記製造方法の基本態様には、前記ゲート
電極及び前記第２のポリシリコン膜で形成された容量の
上部電極並びに前記第１のポリシリコン膜で形成された
容量の下部電極それぞれの側壁にシリコン酸化膜もしく
はシリコン窒化膜を含むサイドウォールを形成する工程
と、前記ゲート電極のポリシリコン表面とＭＯＳ型トラ
ンジスタのソース・ドレイン領域のシリコン表面を露出
させ、かつ前記第２のポリシリコン膜で形成された容量
の前記下部電極の少なくとも一方のポリシリコン表面の
一部もしくは全面を露出させる工程と、全面にＴｉ膜を
形成し熱処理により露出した前記シリコン表面もしくは
前記ポリシリコン表面にチタンシリサイド膜を形成し、
未反応のＴｉ膜を除去する工程がさらに含められる。
電極及び前記第２のポリシリコン膜で形成された容量の
上部電極並びに前記第１のポリシリコン膜で形成された
容量の下部電極それぞれの側壁にシリコン酸化膜もしく
はシリコン窒化膜を含むサイドウォールを形成する工程
と、前記ゲート電極のポリシリコン表面とＭＯＳ型トラ
ンジスタのソース・ドレイン領域のシリコン表面を露出
させ、かつ前記第２のポリシリコン膜で形成された容量
の前記下部電極の少なくとも一方のポリシリコン表面の
一部もしくは全面を露出させる工程と、全面にＴｉ膜を
形成し熱処理により露出した前記シリコン表面もしくは
前記ポリシリコン表面にチタンシリサイド膜を形成し、
未反応のＴｉ膜を除去する工程がさらに含められる。
【００１３】本発明の半導体装置の基本態様によれば、
ポリシリコン上部電極／容量絶縁膜／ポリシリコン下部
電極構造の容量素子を持つＭＯＳ型半導体装置におい
て、ゲート電極が前記ポリシリコン上部電極及び前記ポ
リシリコン下部電極の積層構造であることを特徴とする
半導体装置が提供される。
ポリシリコン上部電極／容量絶縁膜／ポリシリコン下部
電極構造の容量素子を持つＭＯＳ型半導体装置におい
て、ゲート電極が前記ポリシリコン上部電極及び前記ポ
リシリコン下部電極の積層構造であることを特徴とする
半導体装置が提供される。
【００１４】上記半導体装置の基本態様におけるゲート
電極は、その表面がチタンシリサイドであり、かつ容量
のポリシリコン上部電極及びポリシリコン下部電極の少
なくとも一方の表面全体もしくは表面の一部もまたチタ
ンシリサイドである。
電極は、その表面がチタンシリサイドであり、かつ容量
のポリシリコン上部電極及びポリシリコン下部電極の少
なくとも一方の表面全体もしくは表面の一部もまたチタ
ンシリサイドである。
【００１５】上記半導体装置の基本態様における容量絶
縁膜は、シリコン酸化膜もしくはシリコン窒化膜を含む
単層もしくは複層の膜である。
縁膜は、シリコン酸化膜もしくはシリコン窒化膜を含む
単層もしくは複層の膜である。
【００１６】上記半導体装置の基本態様におけるポリシ
リコン上部電極及びポリシリコン下部電極の少なくとも
一方で抵抗素子が構成される。
リコン上部電極及びポリシリコン下部電極の少なくとも
一方で抵抗素子が構成される。
【００１７】
【発明の実施の形態】以下、本発明の好ましい幾つかの
実施の形態を図面を参照して説明する。
実施の形態を図面を参照して説明する。
【００１８】図１は、本発明の第１の実施の形態を示す
半導体チップの断面図である。従来例と同様に基板１上
のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域に
ゲート酸化膜３を形成した後、容量の下部電極となる第
１ポリシリコン４を５０ｎｍ〜３００ｎｍ程度の膜厚で
成長させ（本実施例では１５０ｎｍとする）必要に応じ
てイオン注入もしくは拡散により不純物を導入後、さら
に容量絶縁膜となる容量酸化膜５を５ｎｍ〜１００ｎｍ
程度の膜厚（本実施例では２０ｎｍとする）で成長させ
る（図１の（ａ）参照）。ここで容量絶縁膜は単層もし
くは複層の絶縁膜で形成することが可能である。続い
て、容量の下部電極部のみフォトレジスト６でマスクし
容量酸化膜５をエッチング（図１の（ｂ）参照）した
後、容量の上部電極となる第２ポリシリコン７を第１ポ
リシリコン４と同様に５０ｎｍ〜３００ｎｍ程度の膜厚
（本実施例では１５０ｎｍとする）で成長させる（図１
の（ｃ）参照）。ここで第１ポリシリコン４と第２ポリ
シリコン７の膜厚の合計は、従来のゲートポリシリコン
の膜厚と同等とする。すなわち３００ｎｍのゲートポリ
シリコンを１５０ｎｍの膜厚で２回に分けて成長させ、
容量部のみ第１および第２ポリシリコン膜の間に容量酸
化膜５を２０ｎｍの厚さで形成している。
半導体チップの断面図である。従来例と同様に基板１上
のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域に
ゲート酸化膜３を形成した後、容量の下部電極となる第
１ポリシリコン４を５０ｎｍ〜３００ｎｍ程度の膜厚で
成長させ（本実施例では１５０ｎｍとする）必要に応じ
てイオン注入もしくは拡散により不純物を導入後、さら
に容量絶縁膜となる容量酸化膜５を５ｎｍ〜１００ｎｍ
程度の膜厚（本実施例では２０ｎｍとする）で成長させ
る（図１の（ａ）参照）。ここで容量絶縁膜は単層もし
くは複層の絶縁膜で形成することが可能である。続い
て、容量の下部電極部のみフォトレジスト６でマスクし
容量酸化膜５をエッチング（図１の（ｂ）参照）した
後、容量の上部電極となる第２ポリシリコン７を第１ポ
リシリコン４と同様に５０ｎｍ〜３００ｎｍ程度の膜厚
（本実施例では１５０ｎｍとする）で成長させる（図１
の（ｃ）参照）。ここで第１ポリシリコン４と第２ポリ
シリコン７の膜厚の合計は、従来のゲートポリシリコン
の膜厚と同等とする。すなわち３００ｎｍのゲートポリ
シリコンを１５０ｎｍの膜厚で２回に分けて成長させ、
容量部のみ第１および第２ポリシリコン膜の間に容量酸
化膜５を２０ｎｍの厚さで形成している。
【００１９】次に、トランジスタのゲート電極部及び容
量の上部電極部のみフォトレジスト６でマスクし（図１
の（ｄ）参照）、ポリシリコンエッチングを行なう。こ
こでトランジスタのゲート電極部では第２ポリシリコン
７及び第１ポリシリコン４がマスク形状通りにエッチン
グされるが、容量部ではフォトレジストをマスクとして
第２ポリシリコン７がエッチングされ容量の上部電極が
形成された後は容量の下部電極形状の容量酸化膜５が露
出する。ポリシリコンエッチングにおけるポリシリコン
とシリコン酸化膜の高選択比（ポリシリコン／ＳｉＯ2
＝約３０〜４０）により容量酸化膜５が露出した領域で
は容量酸化膜５がマスクとなり容量の下部電極の形状で
第１ポリシリコン４がエッチングされ、ゲート電極と容
量部が同時に形成される（図２の（ｅ）参照）。
量の上部電極部のみフォトレジスト６でマスクし（図１
の（ｄ）参照）、ポリシリコンエッチングを行なう。こ
こでトランジスタのゲート電極部では第２ポリシリコン
７及び第１ポリシリコン４がマスク形状通りにエッチン
グされるが、容量部ではフォトレジストをマスクとして
第２ポリシリコン７がエッチングされ容量の上部電極が
形成された後は容量の下部電極形状の容量酸化膜５が露
出する。ポリシリコンエッチングにおけるポリシリコン
とシリコン酸化膜の高選択比（ポリシリコン／ＳｉＯ2
＝約３０〜４０）により容量酸化膜５が露出した領域で
は容量酸化膜５がマスクとなり容量の下部電極の形状で
第１ポリシリコン４がエッチングされ、ゲート電極と容
量部が同時に形成される（図２の（ｅ）参照）。
【００２０】さらに、従来例と同様にトランジスタ領域
にイオン注入を用いてＬＤＤ領域８を形成し（図２の
（ｆ）参照）、さらにＳｉＯ2 膜９の形成（図２の
（ｇ）参照）及びエッチバックによりゲート電極、容量
電極の側壁にＳｉＯ2 サイドウォール１０を形成し（図
２の（ｈ）参照）、トランジスタ領域にイオン注入を用
いてＳＤ領域１１を形成する（図３の（ｉ）参照）。こ
のＳＤ領域１１の形成と同時にゲート電極及び容量電極
への不純物導入も可能である。
にイオン注入を用いてＬＤＤ領域８を形成し（図２の
（ｆ）参照）、さらにＳｉＯ2 膜９の形成（図２の
（ｇ）参照）及びエッチバックによりゲート電極、容量
電極の側壁にＳｉＯ2 サイドウォール１０を形成し（図
２の（ｈ）参照）、トランジスタ領域にイオン注入を用
いてＳＤ領域１１を形成する（図３の（ｉ）参照）。こ
のＳＤ領域１１の形成と同時にゲート電極及び容量電極
への不純物導入も可能である。
【００２１】ここでチタンシリサイド構造を形成するた
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図３の（ｊ）参照）、ランプアニール等によりシリ
コンとＴｉ膜を反応させチタンシリサイド膜１３を形成
する（図３の（ｋ）参照）。ＳｉＯ2 膜とＴｉ幕は反応
しないため未反応のＴｉ膜１９を除去し（図３の（ｌ）
参照）、その後、単層もしくは複層の絶縁膜からなる層
間膜１４を形成し、該層間膜１４を平坦化した後（図４
の（ｍ）参照）、配線工程により集積回路装置を形成す
る。
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図３の（ｊ）参照）、ランプアニール等によりシリ
コンとＴｉ膜を反応させチタンシリサイド膜１３を形成
する（図３の（ｋ）参照）。ＳｉＯ2 膜とＴｉ幕は反応
しないため未反応のＴｉ膜１９を除去し（図３の（ｌ）
参照）、その後、単層もしくは複層の絶縁膜からなる層
間膜１４を形成し、該層間膜１４を平坦化した後（図４
の（ｍ）参照）、配線工程により集積回路装置を形成す
る。
【００２２】また、この第１の実施の形態における容量
絶縁膜の形成に関する変形例を図５の（１）〜（４）に
示す。トランジスタ領域にゲート酸化膜３を形成した
後、容量の下部電極となる第１ポリシリコン４を１５０
ｎｍ、マスク窒化膜１８を２０ｎｍ程度の膜厚でそれぞ
れ成長させ（図５の（１）参照）、容量の下部電極部の
マスク窒化膜１８を開口した後（図５の（２）参照）、
マスク窒化膜をマスクとした酸化を行うことによってＳ
ｉＯ2 膜９を成長させること（図５の（３）参照）によ
り、容量絶縁膜を形成させることも可能であり、その
後、マスク窒化膜１８を除去し、第２ポリシリコン７を
１５０ｎｍほどに成長させた後（図５の（４）参照）、
図１の（ｄ）と同様の工程で集積回路装置を形成する。
絶縁膜の形成に関する変形例を図５の（１）〜（４）に
示す。トランジスタ領域にゲート酸化膜３を形成した
後、容量の下部電極となる第１ポリシリコン４を１５０
ｎｍ、マスク窒化膜１８を２０ｎｍ程度の膜厚でそれぞ
れ成長させ（図５の（１）参照）、容量の下部電極部の
マスク窒化膜１８を開口した後（図５の（２）参照）、
マスク窒化膜をマスクとした酸化を行うことによってＳ
ｉＯ2 膜９を成長させること（図５の（３）参照）によ
り、容量絶縁膜を形成させることも可能であり、その
後、マスク窒化膜１８を除去し、第２ポリシリコン７を
１５０ｎｍほどに成長させた後（図５の（４）参照）、
図１の（ｄ）と同様の工程で集積回路装置を形成する。
【００２３】この第１の実施の形態では、図４の（ｍ）
に示すようにトランジスタ部のゲート電極Ｂに対し容量
の上部電極部Ｃは容量酸化膜厚２０ｎｍ分しか段差が増
加しない。さらに容量絶縁膜を酸化で形成する場合は半
分の１０ｎｍとなる。
に示すようにトランジスタ部のゲート電極Ｂに対し容量
の上部電極部Ｃは容量酸化膜厚２０ｎｍ分しか段差が増
加しない。さらに容量絶縁膜を酸化で形成する場合は半
分の１０ｎｍとなる。
【００２４】図６〜９は、本発明の第２の実施の形態を
示す半導体チップの断面図であり容量素子の他に抵抗素
子を形成する。第１の実施の形態と同様に基板１上のＬ
ＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲー
ト酸化膜３を形成した後、容量の下部電極となる第１ポ
リシリコン４を１５０ｎｍの膜厚で成長した後に容量絶
縁膜となる容量酸化膜１７及び容量酸化膜５を合計で５
ｎｍ〜１００ｎｍ程度の膜厚（本実施の形態では２０ｎ
ｍとする）で成長させる（図６の（ａ）参照）。つぎに
抵抗部、容量の下部電極部のみフォトレジスト６でマス
クし容量酸化膜５及び容量窒化膜をエッチング（図６の
（ｂ）参照）した後、第１の実施の形態と同様にゲート
電極及び容量の上部電極となる第２ポリシリコン７を１
５０ｎｍ成長させる（図６の（ｃ）参照）。
示す半導体チップの断面図であり容量素子の他に抵抗素
子を形成する。第１の実施の形態と同様に基板１上のＬ
ＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲー
ト酸化膜３を形成した後、容量の下部電極となる第１ポ
リシリコン４を１５０ｎｍの膜厚で成長した後に容量絶
縁膜となる容量酸化膜１７及び容量酸化膜５を合計で５
ｎｍ〜１００ｎｍ程度の膜厚（本実施の形態では２０ｎ
ｍとする）で成長させる（図６の（ａ）参照）。つぎに
抵抗部、容量の下部電極部のみフォトレジスト６でマス
クし容量酸化膜５及び容量窒化膜をエッチング（図６の
（ｂ）参照）した後、第１の実施の形態と同様にゲート
電極及び容量の上部電極となる第２ポリシリコン７を１
５０ｎｍ成長させる（図６の（ｃ）参照）。
【００２５】次に、トランジスタのゲート電極部及び容
量の上部電極部、下部電極のコンタクト部及び抵抗のコ
ンタクト部をフォトレジスト６1 〜６5 でマスクし（図
６の（ｄ）参照）、ポリシリコンエッチングを行なう。
ここでトランジスタのゲート電極部では第２ポリシリコ
ン７及び第１ポリシリコン４がマスク形状通りにエッチ
ングされるが、容量部ではフォトレジストをマスクとし
て第２ポリシリコン７がエッチングされ容量の上部電極
が形成された後は容量の下部電極形状の容量酸化膜５が
露出する。容量酸化膜５が露出した領域では容量酸化膜
５がマスクとなり容量の下部電極の形状で第１ポリシリ
コン４がエッチングされ、ゲート電極と容量部が同時に
形成されると共に抵抗のコンタクト部及び容量の下部電
極のコンタクト部は、フォトレジスト及び容量酸化膜５
をマスクとして第２ポリシリコン７と第１ポリシリコン
４がエッチングされる（図７の（ｅ）参照）。
量の上部電極部、下部電極のコンタクト部及び抵抗のコ
ンタクト部をフォトレジスト６1 〜６5 でマスクし（図
６の（ｄ）参照）、ポリシリコンエッチングを行なう。
ここでトランジスタのゲート電極部では第２ポリシリコ
ン７及び第１ポリシリコン４がマスク形状通りにエッチ
ングされるが、容量部ではフォトレジストをマスクとし
て第２ポリシリコン７がエッチングされ容量の上部電極
が形成された後は容量の下部電極形状の容量酸化膜５が
露出する。容量酸化膜５が露出した領域では容量酸化膜
５がマスクとなり容量の下部電極の形状で第１ポリシリ
コン４がエッチングされ、ゲート電極と容量部が同時に
形成されると共に抵抗のコンタクト部及び容量の下部電
極のコンタクト部は、フォトレジスト及び容量酸化膜５
をマスクとして第２ポリシリコン７と第１ポリシリコン
４がエッチングされる（図７の（ｅ）参照）。
【００２６】さらに、第１の実施の形態と同様にトラン
ジスタ領域にイオン注入を用いてＬＤＤ領域８を形成し
（図７の（ｆ）参照）、さらにＳｉＯ2 膜９の形成（図
７の（ｇ）参照）及びエッチバックによりゲート電極、
容量電極、抵抗電極の側壁にＳｉＯ2 サイドウォール１
０を形成し、さらにトランジスタ領域にイオン注入を用
いてＳＤ領域１１を形成する（図７の（ｈ）参照）。Ｓ
ｉＯ2 膜９のエッチバック時、容量の下部電極、抵抗電
極上には容量窒化膜１７が残る。
ジスタ領域にイオン注入を用いてＬＤＤ領域８を形成し
（図７の（ｆ）参照）、さらにＳｉＯ2 膜９の形成（図
７の（ｇ）参照）及びエッチバックによりゲート電極、
容量電極、抵抗電極の側壁にＳｉＯ2 サイドウォール１
０を形成し、さらにトランジスタ領域にイオン注入を用
いてＳＤ領域１１を形成する（図７の（ｈ）参照）。Ｓ
ｉＯ2 膜９のエッチバック時、容量の下部電極、抵抗電
極上には容量窒化膜１７が残る。
【００２７】ここでチタンシリサイド構造を形成するた
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図８の（ｉ）参照）、ランプアニール等によりシリ
コンとＴｉ膜を反応させチタンシリサイド膜１３を形成
する（図８の（ｊ）参照）。未反応のＴｉ膜１９を除去
し（図８の（ｋ）参照）、その後、単層もしくは複層の
絶縁膜からなる層間膜１４を形成しかつ平坦化した後
（図８の（ｌ）参照）、配線工程により集積回路装置を
形成する。ここで容量の下部電極、抵抗電極は容量窒化
膜１７が残っているためチタンシリサイド化されずコン
タクト部の第２ポリシリコンのみがチタンシリサイド化
される。
めゲート電極、トランジスタ部のＳＤ領域、容量電極部
のシリコン面を露出させた後、全面にＴｉ膜１２を形成
し（図８の（ｉ）参照）、ランプアニール等によりシリ
コンとＴｉ膜を反応させチタンシリサイド膜１３を形成
する（図８の（ｊ）参照）。未反応のＴｉ膜１９を除去
し（図８の（ｋ）参照）、その後、単層もしくは複層の
絶縁膜からなる層間膜１４を形成しかつ平坦化した後
（図８の（ｌ）参照）、配線工程により集積回路装置を
形成する。ここで容量の下部電極、抵抗電極は容量窒化
膜１７が残っているためチタンシリサイド化されずコン
タクト部の第２ポリシリコンのみがチタンシリサイド化
される。
【００２８】また、この第２の実施の形態の図６の
（ｄ）において、抵抗のコンタクト部及び容量の下部電
極全面に容量窒化膜１７を残し、抵抗と容量の下部電極
とをチタンシリサイド化させない構造で集積回路装置を
形成することができる（図９参照）。
（ｄ）において、抵抗のコンタクト部及び容量の下部電
極全面に容量窒化膜１７を残し、抵抗と容量の下部電極
とをチタンシリサイド化させない構造で集積回路装置を
形成することができる（図９参照）。
【００２９】この第２の実施の形態でも、図８の（１）
及び図９に示すようにトランジスタ部のゲート電極部
Ｂ’、Ｂ”に対し容量上部電極部Ｃ’Ｃ”は、容量絶縁
膜厚２０ｎｍ分しか段差が増加しない。
及び図９に示すようにトランジスタ部のゲート電極部
Ｂ’、Ｂ”に対し容量上部電極部Ｃ’Ｃ”は、容量絶縁
膜厚２０ｎｍ分しか段差が増加しない。
【００３０】
【発明の効果】以上説明した様に本発明は、ポリシリコ
ンゲートプロセスもしくはサリサイドゲートプロセスに
おいて、ゲートポリシリコンの成長を２回に分け、２層
のゲートポリシリコン間に容量絶縁膜を形成し、それぞ
れのゲートポリシリコン膜を容量電極とすることにより
容量を形成しないプロセスに対し、容量絶縁膜の膜厚分
もしくは容量絶縁膜の膜厚の半分しか段差が増加しな
い。従来では、容量電極の膜厚と、容量絶縁膜の膜厚の
合計（１５０ｎｍ〜５００ｎｍ程度）であり、容量絶縁
膜の膜厚は、必要とされる単位容量によって異なるが、
多くの場合５０ｎｍ程度もしくはそれ以下であるため従
来に比べて膜厚の増加は非常に小さい。よって層間膜形
成のプロセスを変える必要がなく層間膜の平坦化におい
て工程数及び製造時間の増加はない。また、この膜厚の
変化が小さいため層間膜形成後のコンタクトホールの深
さもほとんど変わらずコンタクトホール形成においても
工程数及び製造時間の増加はない。
ンゲートプロセスもしくはサリサイドゲートプロセスに
おいて、ゲートポリシリコンの成長を２回に分け、２層
のゲートポリシリコン間に容量絶縁膜を形成し、それぞ
れのゲートポリシリコン膜を容量電極とすることにより
容量を形成しないプロセスに対し、容量絶縁膜の膜厚分
もしくは容量絶縁膜の膜厚の半分しか段差が増加しな
い。従来では、容量電極の膜厚と、容量絶縁膜の膜厚の
合計（１５０ｎｍ〜５００ｎｍ程度）であり、容量絶縁
膜の膜厚は、必要とされる単位容量によって異なるが、
多くの場合５０ｎｍ程度もしくはそれ以下であるため従
来に比べて膜厚の増加は非常に小さい。よって層間膜形
成のプロセスを変える必要がなく層間膜の平坦化におい
て工程数及び製造時間の増加はない。また、この膜厚の
変化が小さいため層間膜形成後のコンタクトホールの深
さもほとんど変わらずコンタクトホール形成においても
工程数及び製造時間の増加はない。
【００３１】また容量を形成しないプロセスに対し容量
電極として新たな膜の成長が必要なく、容量絶縁膜のパ
ターニング及びエッチングの工程増加はあるが、容量電
極のエッチングはゲート電極のエッチングと同時に行え
るために無駄が少なく、製造時間及びコストの増加を最
小限に抑えることができる。
電極として新たな膜の成長が必要なく、容量絶縁膜のパ
ターニング及びエッチングの工程増加はあるが、容量電
極のエッチングはゲート電極のエッチングと同時に行え
るために無駄が少なく、製造時間及びコストの増加を最
小限に抑えることができる。
【図１】（ａ）から（ｄ）はそれぞれ本発明の第１の実
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
【図２】（ｅ）から（ｈ）はそれぞれ本発明の第１の実
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
【図３】（ｉ）から（ｌ）はそれぞれ本発明の第１の実
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
施の形態に関するプロセスチャートを示す半導体チップ
の断面図である。
【図４】（ｍ）は本発明の第１の実施の形態に関するプ
ロセスチャートを示す半導体チップの断面図である。
ロセスチャートを示す半導体チップの断面図である。
【図５】（１）から（４）はそれぞれ本発明の第１の実
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
【図６】（ａ）から（ｄ）はそれぞれ本発明の第２の実
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
【図７】（ｅ）から（ｈ）はそれぞれ本発明の第２の実
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
【図８】（ｉ）から（ｌ）はそれぞれ本発明の第２の実
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
施の形態の変形例に関するプロセスチャートを示す半導
体チップの断面図である。
【図９】本発明の第２の実施の形態の変形例を示す半導
体チップの断面図である。
体チップの断面図である。
【図１０】（Ａ）から（Ｄ）はそれぞれ第１の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
【図１１】（Ｅ）から（Ｈ）はそれぞれ第１の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
【図１２】（Ｉ）から（Ｋ）はそれぞれ第１の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
【図１３】（ａ）から（ｄ）はそれぞれ第２の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
【図１４】（ｅ）から（ｈ）はそれぞれ第２の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
【図１５】（ｉ）から（ｋ）はそれぞれ第２の従来例に
関するプロセスチャートを示す半導体チップの断面図で
ある。
関するプロセスチャートを示す半導体チップの断面図で
ある。
１ 基板 ２ ＬＯＣＯＳ ３ ゲート酸化膜 ４ 第１ポリシリコン ５ 容量酸化膜 ６ フォトレジスト ７ 第２ポリシリコン ８ ＬＤＤ領域 ９、１５、１９ ＳｉＯ2 膜 １０ ＳｉＯ2 サイドウォール １１ ＳＤ領域 １２ Ｔｉ膜 １３ チタンシリサイド膜 １４ 層間膜 １６ タングステンシリサイド膜 １７ 容量窒化膜 １８ マスク窒化膜 １９ 未反応Ｔｉ膜
Claims (7)
- 【請求項１】 ＭＯＳ型半導体装置の製造方法におい
て、半導体基板上に分離用ＬＯＣＯＳ酸化膜及びＭＯＳ
型トランジスタ形成領域にゲート酸化膜を形成する工程
と、前記ＬＯＣＯＳ酸化膜及前記ゲート酸化膜上に第１
のポリシリコン膜を成長させる工程と、前記第１のポリ
シリコン膜上に単層もしくは複層の容量絶縁膜を成長さ
せる工程と、容量の下部電極生成領域以外の前記単層も
しくは複層の容量絶縁膜を選択的に除去する工程と、前
記第一のポリシリコン膜及び前記単層もしくは複層の容
量絶縁膜上に第２のポリシリコン膜を成長させる工程
と、フォトリソグラフィー技術を用いフォトレジストを
ゲート電極の形状及び単層もしくは複層の容量絶縁膜が
形成された領域内の容量の上部電極の形状にパターニン
グする工程と、前記フォトレジストをマスクとしてポリ
シリコンの異方性エッチングを行ない、前記ゲート電極
を前記第１のポリシリコン膜及び前記第２のポリシリコ
ン膜の積層構造で形成すると同時に、容量の前記上部電
極を前記フォトレジストをマスクとしてエッチングされ
た前記第２のポリシリコン膜で形成し、かつ容量の前記
下部電極を前記単層もしくは複層の容量絶縁膜をマスク
として自己整合的にエッチングされた前記第１のポリシ
リコン膜で形成する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記第１のポリシリコン膜で形成された
容量の下部電極形成領域を選択的に酸化し、容量絶縁膜
を形成する工程を含むことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記ゲート電極及び前記第２のポリシリ
コン膜で形成された容量の上部電極並びに前記第１のポ
リシリコン膜で形成された容量の下部電極それぞれの側
壁にシリコン酸化膜もしくはシリコン窒化膜を含むサイ
ドウォールを形成する工程と、前記ゲート電極のポリシ
リコン表面とＭＯＳ型トランジスタのソース・ドレイン
領域のシリコン表面を露出させ、かつ前記第２のポリシ
リコン膜で形成された容量の前記下部電極の少なくとも
一方のポリシリコン表面の一部もしくは全面を露出させ
る工程と、全面にＴｉ膜を形成し熱処理により露出した
前記シリコン表面もしくは前記ポリシリコン表面にチタ
ンシリサイド膜を形成し、未反応のＴｉ膜を除去する工
程をさらに含むことを特徴とする請求項１及び２のいず
れか一項に記載の半導体装置の製造方法。 - 【請求項４】 ポリシリコン上部電極／容量絶縁膜／ポ
リシリコン下部電極構造の容量素子を持つＭＯＳ型半導
体装置において、ゲート電極が前記ポリシリコン上部電
極及び前記ポリシリコン下部電極の積層構造であること
を特徴とする半導体装置。 - 【請求項５】 前記ゲート電極の表面がチタンシリサイ
ドであり、かつ容量のポリシリコン上部電極及びポリシ
リコン下部電極の少なくとも一方の表面全体もしくは表
面の一部がチタンシリサイドであることを特徴とする請
求項４記載の半導体装置。 - 【請求項６】 前記容量絶縁膜がシリコン酸化膜もしく
はシリコン窒化膜を含む単層もしくは複層の膜であるこ
とを特徴とする請求項４及び５のいずれか一項に記載の
半導体装置。 - 【請求項７】 前記ポリシリコン上部電極及び前記ポリ
シリコン下部電極の少なくとも一方で抵抗素子を構成す
ることを特徴とする請求項４から６までのいずれか一項
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18575895A JP2773690B2 (ja) | 1995-07-21 | 1995-07-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18575895A JP2773690B2 (ja) | 1995-07-21 | 1995-07-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936313A true JPH0936313A (ja) | 1997-02-07 |
| JP2773690B2 JP2773690B2 (ja) | 1998-07-09 |
Family
ID=16176361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18575895A Expired - Lifetime JP2773690B2 (ja) | 1995-07-21 | 1995-07-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773690B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225658B1 (en) | 1998-04-30 | 2001-05-01 | Fujitsu Limited | Semiconductor device manufacture method and semiconductor device comprising capacitor and MISFET |
| KR100319621B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 혼성신호 반도체 소자의 제조방법 |
| KR100361530B1 (ko) * | 1999-04-22 | 2002-11-18 | 주식회사 하이닉스반도체 | 디램 소자의 제조방법 |
| JP2003100890A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 容量素子の製造方法 |
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| US10670850B2 (en) | 2018-05-01 | 2020-06-02 | Nanotronics Imaging, Inc. | Systems, devices and methods for automatic microscope focus |
-
1995
- 1995-07-21 JP JP18575895A patent/JP2773690B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225658B1 (en) | 1998-04-30 | 2001-05-01 | Fujitsu Limited | Semiconductor device manufacture method and semiconductor device comprising capacitor and MISFET |
| KR100361530B1 (ko) * | 1999-04-22 | 2002-11-18 | 주식회사 하이닉스반도체 | 디램 소자의 제조방법 |
| KR100319621B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 혼성신호 반도체 소자의 제조방법 |
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| JP2003100890A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 容量素子の製造方法 |
| US10670850B2 (en) | 2018-05-01 | 2020-06-02 | Nanotronics Imaging, Inc. | Systems, devices and methods for automatic microscope focus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773690B2 (ja) | 1998-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3793190B2 (ja) | 半導体装置の製造方法 | |
| JP2000349166A (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| KR20010015288A (ko) | 폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법 | |
| JP2002280459A (ja) | 集積回路の製造方法 | |
| US5970345A (en) | Method of forming an integrated circuit having both low voltage and high voltage MOS transistors | |
| JP3125726B2 (ja) | 半導体装置の製造方法 | |
| JP2773690B2 (ja) | 半導体装置及びその製造方法 | |
| US8017511B2 (en) | Method of manufacturing semiconductor device | |
| JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11111936A (ja) | 半導体装置の製造方法 | |
| JP2003060069A (ja) | 二重ゲート酸化膜を有する半導体素子の製造方法 | |
| JP3057837B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH09205180A (ja) | キャパシタを有する集積回路の製造方法 | |
| JPH03138929A (ja) | シリサイド ゲート レベル ランナ | |
| JPH10144918A (ja) | 半導体装置及びその製造方法 | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| TW201011864A (en) | Method for making semiconductor device | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JP2822957B2 (ja) | 半導体装置及びその製造方法 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| JPH10200096A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JP2000133705A (ja) | 半導体装置の製造方法 | |
| JPH11145305A (ja) | 半導体装置の製造方法 | |
| JPH09172168A (ja) | 半導体装置の製造方法 | |
| JP2000223570A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980324 |