JP2003060069A - 二重ゲート酸化膜を有する半導体素子の製造方法 - Google Patents

二重ゲート酸化膜を有する半導体素子の製造方法

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Abstract

(57)【要約】 【課題】 二重ゲート酸化膜を有する半導体素子の製造
方法を提供する。 【解決手段】 ＣＡ及びＰＡが限定された半導体基板上
にゲート酸化膜及びゲートパターンを形成する。次い
で、前記ゲートパターン間の半導体基板の表面近傍にソ
ース及びドレーン領域を形成する。次いで、前記ゲート
パターン間のギャップを埋込みつつ前記ＣＡの半導体基
板を露出させるコンタクトホールを有する層間絶縁膜パ
ターンを形成する。前記露出されたＣＡの半導体基板を
酸化させて酸素拡散によって前記ＰＡのゲート酸化膜よ
り厚いＣＡのゲート酸化膜を形成する。これにより、Ｃ
Ａのゲート酸化膜が汚れないように二重ゲート酸化膜を
形成でき、半導体素子の動作特性及び信頼性も向上させ
られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、より詳細には二重ゲート酸化膜を有する半導
体素子の製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化が進むにつれてト
ランジスタが小さくなりつつある。特に、ゲートが短く
なるにつれてゲート酸化膜も薄くしてこそ半導体素子の
動作速度を向上させうる。ところが、ゲート酸化膜が薄
くなればゲート酸化膜のブレークダウンが発生する可能
性が増加する。
【０００３】一方、半導体素子、例えば、ＤＲＡＭ素子
はチップ内でセルアレイ領域が占める比重が増加してい
る。結局、同じチップ内で形成されるあらゆるゲート酸
化膜の厚さを同一に形成すればチップ内で大きい比重を
有するセルアレイ領域のゲート酸化膜のブレークダウン
が最初に発生する。このようにセルアレイ領域のゲート
酸化膜のブレークダウンが最初に発生すれば半導体素子
が動作しないか、または信頼性が落ちる。このような問
題点を解決するために、セルアレイ領域のゲート酸化膜
を厚くして降伏電圧を高くし、周辺回路領域のゲート酸
化膜は相対的に薄くして降伏電圧を低くせねばならな
い。言い換えれば、セルアレイ領域と周辺回路領域との
ゲート酸化膜の厚さが相異なる二重ゲート酸化膜を有す
る半導体素子を製造してこそ動作特性及び半導体素子の
信頼性を向上させうる。
【０００４】図１Ａないし図１Ｄは、従来の技術によっ
て二重ゲート酸化膜を有する半導体素子の製造方法を説
明するために示した断面図である。具体的に、図１Ａな
いし図１Ｄで、左側領域ＴＫはゲート酸化膜が厚く形成
される領域であり、右側領域ＴＩはゲート酸化膜が薄く
形成される領域である。図１Ａに示したように、トレン
チ１１が形成された半導体基板１０、例えば、シリコン
基板を１次に酸化させて第１ゲート酸化膜１３を１０ｎ
ｍの厚さで形成する。次いで、図１Ｂに示したように、
ＴＫ領域上の第１ゲート酸化膜１３上にフォトレジスト
パターン１５を形成した後、ＴＩ領域上の第１ゲート酸
化膜１３をエッチングする。これにより、ＴＩ領域上の
第１ゲート酸化膜１３が薄くなる。
【０００５】さらに、図１Ｃに示したようにＴＫ領域上
のフォトレジストパターン１５を除去した後、第１ゲー
ト酸化膜１３を全面エッチングしてＴＩ領域上の第１ゲ
ート酸化膜１３を除去する。この時、ＴＫ領域上の第１
ゲート酸化膜１３もエッチングされて薄くなる。次に、
図１Ｄに示したように、半導体基板１０を２次に酸化さ
せてＴＩ領域上に第２ゲート酸化膜１７を形成する。こ
の時、ＴＫ領域上の第１ゲート酸化膜１３も厚くなる。
このような過程を経てＴＫ領域上の第１ゲート酸化膜１
３とＴＩ領域上の第２ゲート酸化膜１７との厚さが相異
なる半導体素子、すなわち、二重ゲート酸化膜を有する
半導体素子が完成される。
【０００６】ところが、従来の二重ゲート酸化膜を有す
る半導体素子の製造方法は、図１Ｂ及び図１ＣのＴＩ領
域の第１ゲート酸化膜１３を選択的に除去する時、ＴＫ
領域に除去されずに残っている第１ゲート酸化膜１３が
汚れて半導体素子の動作特性が悪くなるか、または素子
の歩留まりが落ちる問題がある。
【０００７】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、前述した問題点を改善
してゲート酸化膜が汚れない二重ゲート酸化膜を有する
半導体素子の製造方法を提供するところにある。
【０００８】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明の半導体素子の製造方法は、セルアレ
イ領域及び周辺回路領域が限定された半導体基板上にゲ
ート酸化膜及びゲートパターンを形成する。次いで、前
記ゲートパターン間の半導体基板の表面近傍にソース及
びドレーン領域を形成する。次いで、前記ゲートパター
ン間のギャップを埋込みつつ前記セルアレイ領域の半導
体基板を露出させるコンタクトホールを有する層間絶縁
膜パターンを形成する。前記露出されたセルアレイ領域
の半導体基板を酸化させて酸素拡散によって前記周辺回
路領域のゲート酸化膜より厚いセルアレイ領域のゲート
酸化膜を形成する。前記セルアレイ領域のゲート酸化膜
の厚さは前記半導体基板の酸化時の酸化量により決定さ
れる。そして、前記露出されたセルアレイ領域の半導体
基板の酸化は湿式酸化法または乾式酸化法で行う。次
に、前記コンタクトホールに埋込まれるコンタクトパッ
ドを形成する。
【０００９】前記ソース及びドレーン領域はＬＤＤ型で
形成できる。前記ゲートパターン及びゲート酸化膜の両
側壁にスペーサを形成できる。前記ソース及びドレーン
領域を形成する段階後に前記ゲートパターンが形成され
た半導体基板の全面にシリコン酸化膜に対してエッチン
グ選択比が高い絶縁膜をさらに形成できる。
【００１０】以上の本発明の二重ゲート酸化膜を有する
半導体素子の製造方法は、セルアレイ領域のゲート酸化
膜が汚れないように形成でき、半導体素子の動作特性及
び信頼性を向上させうる。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例を詳細に説明する。しかし、次に例示する
本発明の実施例は色々な他の形態に変形でき、本発明の
範囲が後述する実施例に限定されるものではない。本発
明の実施例は当業者に本発明をより完全に説明するため
に提供されるものである。図面で膜または領域の大きさ
または厚さは明細書の明確性のために誇張されている。
また、ある膜が他の膜または基板の“上”にあると記載
された場合、前記ある膜が前記他の膜の上に直接存在す
ることもあり、その間に第３の膜が介在されることもあ
る。
【００１２】図２ないし図１２は、本発明による二重ゲ
ート酸化膜を有する半導体素子の製造方法を説明するた
めの断面図であり、図１３は図８の平面図であり、図１
４Ａ及び図１４Ｂは、各々図８及び図９によるセルアレ
イ領域のゲート酸化膜の厚さ変化を説明するために示し
た断面図である。
【００１３】図２を参照すれば、セルアレイ領域（ｃｅ
ｌｌ ａｒｒａｙ ｒｅｇｉｏｎ：ＣＡ）及び周辺回路領
域（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ ｒｅｇｉｏ
ｎ：ＰＡ）が限定された半導体基板５１、例えばｐ型シ
リコン基板上に素子分離を行ってトレンチ酸化膜５３を
形成する。前記素子分離は、本実施例ではＳＴＩ（ｓｈ
ａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法を用
いているが、その他の方法を用いても良い。前記半導体
基板５１上にトレンチ酸化膜５３が形成されていない部
分は活性領域となる。
【００１４】次いで、ウェル形成のためのウェルイオン
注入、フィールドイオン注入及びチャンネル形成のため
のチャンネルイオン注入などを行った後、半導体基板５
１の全面にゲート酸化膜用第１シリコン酸化膜５５を形
成する。前記第１シリコン酸化膜５５は熱酸化膜で形成
し、前記第１シリコン酸化膜５５の厚さはＰＡに形成さ
れるゲート酸化膜の厚さに合わせる。例えば、第１シリ
コン酸化膜は２０〜６０Åの厚さで形成する。
【００１５】次に、前記第１シリコン酸化膜５５上にゲ
ート電極用として第１導電層５７を形成する。前記第１
導電層５７は不純物がドーピングされたポリシリコン膜
及び金属シリサイド膜を各々５００〜１,０００Åの厚
さで形成する。続けて、前記第１導電層５７上に第１絶
縁膜５９を１,０００〜２,０００Åの厚さで形成する。
前記第１絶縁膜５９はシリコン酸化膜に対して高いエッ
チング選択比を有する物質、例えばシリコン窒化膜で形
成する。
【００１６】図３を参照すれば、写真エッチング工程を
利用して前記第１絶縁膜５９、第１導電層５７及び第１
シリコン酸化膜５５をパターニングしてゲートパターン
６１とゲート酸化膜５５ａとを形成する。前記ゲートパ
ターン６１は第１絶縁膜パターン５９ａとゲート電極５
７ａとを含む。続けて、半導体基板５１の全面にＬＤＤ
（ｌｉｇｈｔ ｄｏｐｅｄ ｄｒａｉｎ）の形成のために
Ｎ型不純物をイオン注入する。これにより、前記ゲート
パターン６１の両側壁にアラインされつつ前記半導体基
板５１の表面近傍に第１不純物領域６３が形成される。
【００１７】図４を参照すれば、前記ゲートパターン６
１及びゲート酸化膜５５ａの両側壁にスペーサ６５を形
成する。前記スペーサ６５はゲートパターン６１が形成
された半導体基板５１の全面に絶縁膜を３００〜１,０
００Åで形成した後、異方性エッチングして形成する。
前記スペーサ用絶縁膜はシリコン酸化膜に対してエッチ
ング選択比を有する物質、例えば、シリコン窒化膜で形
成する。
【００１８】次いで、必要に応じて前記スペーサ６５形
成のための異方性エッチング時に損傷された半導体基板
５１上のシリコン除去のために前記半導体基板５１を熱
酸化させて熱酸化膜（図示せず）を５０〜１００Åの厚
さで形成することもある。続けて、前記ゲートパターン
６１及びスペーサ６５が形成された半導体基板５１の全
面にＮ型不純物を注入する。これにより、前記スペーサ
６５にアラインされつつ前記半導体基板５１の表面近傍
に第２不純物領域６７が形成される。結果的に、第１不
純物領域６３と第２不純物領域６７とを含むＬＤＤ型ソ
ース及びドレーン領域６８が形成される。
【００１９】図５を参照すれば、前記ゲートパターン６
１及びスペーサ６５が形成された半導体基板５１の全面
に約１００Åの厚さで第２絶縁膜６９を形成する。前記
第２絶縁膜６９はシリコン酸化膜に対してエッチング選
択比を有する物質、例えば、シリコン窒化膜で形成す
る。
【００２０】図６を参照すれば、前記第２絶縁膜６９が
形成された半導体基板５１の全面に第３絶縁膜７１を形
成する。前記第３絶縁膜７１はゲートパターン間の細長
い空間を埋め込むギャップ埋め込み性に優れたシリコン
酸化膜で形成する。
【００２１】図７を参照すれば、前記第３絶縁膜７１を
化学機械的研磨法で研磨して平坦化させることによって
層間絶縁膜７１ａを形成する。この時、前記層間絶縁膜
７１ａの厚さは前記ゲートパターン６１の上面で０〜
１,０００Å内に調節する。
【００２２】図８及び図１３を参照すれば、写真エッチ
ング工程を利用してＣＡの層間絶縁膜７１ａ及び第２絶
縁膜６９を選択的にエッチングする。これにより、ＣＡ
の半導体基板５１を露出させるコンタクトホール７３を
有する層間絶縁膜パターン７１ｂ及び第２絶縁膜パター
ン６９ａが形成される。
【００２３】前記ＣＡの半導体基板５１を露出させる理
由は、後ほどにコンタクトパッドを形成してビットライ
ンやストレージノードと半導体基板上の不純物領域との
電気的コンタクトを容易にするためである。これに関し
て図１３に平面図が示されている。図１３で参照番号７
３はコンタクトホール、参照番号７５はゲートライン、
参照番号７７は活性領域を示す。前記コンタクトホール
７３は活性領域７７より約２０〜４０ｎｍ大きく形成す
ることが望ましい。
【００２４】図９、図１０、図１４Ａ及び図１４Ｂを参
照すれば、図９に示したように、ＣＡを露出させるコン
タクトホール７３を有する半導体基板５１を湿式酸化法
または乾式酸化法で熱酸化させる。これにより、ＣＡの
半導体基板５１上に３０〜１００Åの厚さで第２シリコ
ン酸化膜７９が形成される。この時、図１４Ａに示した
ＣＡのゲート酸化膜５５ａは、図１４Ｂに示したよう
に、酸素拡散によってバーズビーク状に第２シリコン酸
化膜７９に変わる。結果的に、図１０に示したように、
前記ＣＡに形成された第２シリコン酸化膜７９を異方性
エッチングすればＰＡと厚さが異なるゲート酸化膜５５
ｂが形成される。前記ＣＡのゲート酸化膜５５ｂの厚さ
は前記露出されたＣＡの酸化量により決定され、前記Ｃ
Ａに形成されたゲート酸化膜５５ｂはゲートパターン６
１下部の中央部分よりエッジ部分がより厚く形成され
る。
【００２５】そして、必要に応じて前記第２シリコン酸
化膜７９の異方性エッチング前にＣＡの不純物領域、す
なわち、ソース及びドレーン領域６８と後ほどに形成さ
れるコンタクトパッドとの接触抵抗を低めるために不純
物を注入できる。
【００２６】図１１を参照すれば、ＣＡのコンタクトホ
ール７３を埋込むために半導体基板５１の全面にコンタ
クトパッド用第２導電層８１を３,０００〜５,０００Å
の厚さで形成する。前記第２導電層８１は不純物がドー
ピングされたポリシリコン膜で形成する。
【００２７】図１２を参照すれば、前記コンタクトパッ
ド用第２導電層８１を化学機械的研磨法で研磨して平坦
化させることによってコンタクトパッド８１ａ、８１ｂ
を形成する。前記第２導電層８１の研磨時に研磨阻止点
（エッチング阻止点）はゲートパターン６１の上面で調
節する。そして、前記コンタクトパッド８１ａは後続工
程でビットラインと連結され、コンタクトパッド８１ｂ
はキャパシタのストレージノードと連結される。
【００２８】
【発明の効果】前述したように、本発明の二重ゲート酸
化膜を有する半導体素子の製造方法は、露出されたＣＡ
の半導体基板を酸化させて、酸素拡散によってＰＡのゲ
ート酸化膜より厚いＣＡのゲート酸化膜を形成する。こ
れにより、ＣＡのゲート酸化膜が汚れないように形成で
き、半導体素子の動作特性及び信頼性を向上させられ
る。
【図面の簡単な説明】
【図１Ａ】 従来の技術によって二重ゲート酸化膜を有
する半導体素子の製造方法を説明するために示した断面
図である。
【図１Ｂ】 従来の技術によって二重ゲート酸化膜を有
する半導体素子の製造方法を説明するために示した断面
図である。
【図１Ｃ】 従来の技術によって二重ゲート酸化膜を有
する半導体素子の製造方法を説明するために示した断面
図である。
【図１Ｄ】 従来の技術によって二重ゲート酸化膜を有
する半導体素子の製造方法を説明するために示した断面
図である。
【図２】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図３】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図４】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図５】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図６】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図７】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図８】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図９】 本発明による二重ゲート酸化膜を有する半導
体素子の製造方法を説明するための断面図である。
【図１０】 本発明による二重ゲート酸化膜を有する半
導体素子の製造方法を説明するための断面図である。
【図１１】 本発明による二重ゲート酸化膜を有する半
導体素子の製造方法を説明するための断面図である。
【図１２】 本発明による二重ゲート酸化膜を有する半
導体素子の製造方法を説明するための断面図である。
【図１３】 図７の平面図である。
【図１４Ａ】 図１４Ａは、図８によるＣＡのゲート酸
化膜の厚さ変化を説明するために示した断面図である。
【図１４Ｂ】 図１４Ｂは、図９によるＣＡのゲート酸
化膜の厚さ変化を説明するために示した断面図である。
【符号の説明】
５１ 半導体基板 ５３ トレンチ酸化膜 ５５ 第１シリコン酸化膜 ５７ 第１導電層 ５９ 第１絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 奇南 大韓民国京畿道安養市東安区坪村洞932− ６番地 クムマウルライフアパート108棟 502号 Ｆターム(参考） 5F048 AB01 AB03 AC01 BA01 BB05 BB08 BB16 BC06 BG14 5F083 AD10 JA35 JA53 MA03 MA06 MA17 MA20 NA01 PR07 PR12 PR29 PR40 PR43 PR45 PR53 PR55 ZA07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 セルアレイ領域及び周辺回路領域が限定
    された半導体基板上にゲート酸化膜及びゲートパターン
    を形成する段階と、 前記ゲートパターン間の半導体基板の表面近傍にソース
    及びドレーン領域を形成する段階と、 前記ゲートパターン間のギャップを埋込みつつ前記セル
    アレイ領域の半導体基板を露出させるコンタクトホール
    を有する層間絶縁膜パターンを形成する段階と、 前記露出されたセルアレイ領域の半導体基板を酸化させ
    て酸素拡散によって前記周辺回路領域のゲート酸化膜よ
    り厚いセルアレイ領域のゲート酸化膜を形成する段階
    と、 前記コンタクトホールに埋込まれるコンタクトパッドを
    形成する段階とを含んでなることを特徴とする半導体素
    子の製造方法。
  2. 【請求項２】 前記ソース及びドレーン領域はＬＤＤ型
    であることを特徴とする請求項１に記載の半導体素子の
    製造方法。
  3. 【請求項３】 前記ゲートパターン及びゲート酸化膜の
    両側壁にスペーサが形成されていることを特徴とする請
    求項１に記載の半導体素子の製造方法。
  4. 【請求項４】 前記ソース及びドレーン領域を形成する
    段階後に前記ゲートパターンが形成された半導体基板の
    全面にシリコン酸化膜に対してエッチング選択比が高い
    絶縁膜をさらに形成することを特徴とする請求項１に記
    載の半導体素子の製造方法。
  5. 【請求項５】 前記絶縁膜はシリコン窒化膜であること
    を特徴とする請求項４に記載の半導体素子の製造方法。
  6. 【請求項６】 前記セルアレイ領域の半導体基板を露出
    させる層間絶縁膜パターンを形成する段階は、前記ゲー
    トパターンの間を埋め込むように前記半導体基板の全面
    に絶縁膜を形成する段階と、前記絶縁膜を平坦化させて
    層間絶縁膜を形成する段階と、写真エッチング工程を利
    用してセルアレイ領域の層間絶縁膜を選択的にエッチン
    グする段階とを含んでなることを特徴とする請求項１に
    記載の半導体素子の製造方法。
  7. 【請求項７】 前記絶縁膜を平坦化させて層間絶縁膜を
    形成する時、前記層間絶縁膜の厚さは前記ゲートパター
    ンの上面で０〜１,０００Å内に調節することを特徴と
    する請求項６に記載の半導体素子の製造方法。
  8. 【請求項８】 前記露出されたセルアレイ領域の半導体
    基板の酸化は湿式酸化法または乾式酸化法で行うことを
    特徴とする請求項１に記載の半導体素子の製造方法。
  9. 【請求項９】 前記コンタクトパッドは、前記コンタク
    トホールを埋め込むように前記半導体基板の全面に導電
    層を形成する段階と、前記ゲートパターンの上面をエッ
    チング阻止点として前記導電層を平坦化させる段階とを
    含んでなることを特徴とする請求項１に記載の半導体素
    子の製造方法。
  10. 【請求項１０】 前記セルアレイ領域のゲート酸化膜の
    厚さは前記半導体基板の酸化時の酸化量により決定され
    ることを特徴とする請求項１に記載の半導体素子の製造
    方法。
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