KR20030001827A - 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 - Google Patents

이중 게이트 산화막을 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 셀 어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 산화막 및 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴들 사이의 반도체 기판의 표면 근방에 소오스 및 드레인 영역을 형성한다. 계속하여, 상기 게이트 패턴들 사이의 갭을 메우면서 상기 셀 어레이 영역의 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 상기 노출된 셀 어레이 영역의 반도체 기판을 산화시켜 산소확산으로 인하여 상기 주변회로 영역의 게이트 산화막보다 두께가 두꺼운 셀 어레이 영역의 게이트 산화막을 형성한다. 이에 따라, 본 발명은 셀 어레이 영역의 게이트 산화막을 오염되지 않게 이중 게이트 산화막을 형성할 수 있기 때문에 반도체 소자가 동작 특성도 좋고 신뢰성도 향상시킬 수 있다.

Description

이중 게이트 산화막을 갖는 반도체 소자의 제조방법{Fabrication method of semiconductor device having dual gate oxide layer}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 이중 게이트 산화막을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화됨에 따라 트랜지스터의 크기가 감소되고 있다. 특히, 게이트 길이가 줄어듦에 따라 게이트 산화막의 두께도 함께 낮추어야 반도체 소자의 동작속도를 향상시킬 수 있다. 그런데, 게이트 산화막의 두께가 낮아지면게이트 산화막의 브레이크다운(breakdown) 발생 가능성이 증가하게 된다.
한편, 반도체 소자, 예컨대 DRAM 소자 등은 칩 내에서 셀 어레이 영역이 차지하는 비중이 증가하고 있다. 결국, 동일한 칩 내에서 형성되는 모든 게이트 산화막 두께를 동일하게 형성하면 칩 내 큰 비중을 갖는 셀 어레이 영역의 게이트 산화막의 브레이크다운이 가장 먼저 발생한다. 이렇게 셀 어레이 영역의 게이트 산화막의 브레이크 다운이 먼저 발생하면 반도체 소자가 동작하지 않거나 신뢰성이 떨어지게 된다. 이와 같은 문제점을 해결하기 위하여, 셀 어레이 영역의 게이트 산화막의 두께를 두껍게 하여 항복 전압을 높게 하고, 주변 회로 영역의 게이트 산화막의 두께는 상대적으로 얇게 하여 항목 전압을 낮게 하여야한다. 다시 말해서, 셀 어레이 영역과 주변 회로 영역의 게이트 산화막의 두께가 다른 이중 게이트 산화막을 갖는 반도체 소자를 제조하여야만 동작 특성도 좋고 반도체 소자의 신뢰성도 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 의하여 이중 게이트 산화막을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 1a 내지 도 1d에서, 왼쪽 영역(TK)은 게이트 산화막이 두껍게 형성될 영역이고, 오른쪽 영역(TI)은 게이트 산화막이 얇게 형성될 영역이다. 도 1a에 도시한 바와 같이 트랜치(11)가 형성된 반도체 기판(10), 예컨대 실리콘 기판을 1차로 산화시켜 제1 게이트 산화막(13)을 10nm의 두께로 형성한다. 이어서, 도 1b에 도시한 바와 같이 TK 영역 상의 제1 게이트 산화막(13) 상에 포토레지스트 패턴(15)을 형성한 다음, TI 영역 상의 제1 게이트 산화막(13)을 식각한다. 이렇게되면, TI 영역 상의 제1 게이트 산화막(13)의 두께가 얇아진다.
계속하여, 도 1c에 도시한 바와 같이 TK 영역 상의 포토레지스트 패턴(15)을 제거한 후, 제1 게이트 산화막(13)을 전면 식각하여 TI 영역 상의 제1 게이트 산화막(13)을 제거한다. 이때, TK 영역 상의 제1 게이트 산화막(13)도 식각되어 두께가 얇아진다. 다음에, 도 1d에 도시한 바와 같이 반도체 기판(10)을 2차로 산화시켜 TI 영역 상에 제2 게이트 산화막(15)을 형성한다. 이때, TK 영역 상의 제1 게이트 산화막(13)의 두께도 증가한다. 이와 같은 과정을 거쳐 TK 영역 상의 제1 게이트 산화막(13)과 TI 영역 상의 제2 게이트 산화막(15)의 두께가 다른 반도체 소자, 즉 이중 게이트 산화막을 갖는 반도체 소자가 완성된다.
그런데, 종래의 이중 게이트 산화막을 갖는 반도체 소자의 제조방법은 도 1b 및 도 1c의 TI 영역의 제1 게이트 산화막(13)을 선택적으로 제거할 때 TK 영역에 제거되지 않고 남아있는 제1 게이트 산화막(13)에 오염이 발생하여 반도체 소자의 동작 특성이 나빠지거나 소자의 수율이 떨어지는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 개선하여 게이트 산화막의 오염이 발생하지 않는 이중 게이트 산화막을 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래 기술에 의하여 이중 게이트 산화막을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2 내지 도 12는 본 발명에 의한 이중 게이트 산화막을 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도이고,
도 13은 도 7의 평면도이고,
도 14a 및 도 14b는 각각 도 8 및 도 9에 따른 셀 어레이 영역의 게이트 산화막의 두께 변화를 설명하기 위하며 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 셀 어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 산화막 및 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴들 사이의 반도체 기판의 표면 근방에 소오스 및 드레인 영역을 형성한다. 계속하여, 상기 게이트 패턴들 사이의 갭을 메우면서 상기 셀 어레이 영역의 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 상기 노출된 셀 어레이 영역의 반도체 기판을 산화시켜 산소확산으로 인하여 상기 주변회로 영역의 게이트 산화막보다 두께가 두꺼운 셀 어레이 영역의 게이트 산화막을 형성한다. 상기 셀 어레이 영역의 게이트 산화막의 두께는 상기 반도체 기판의 산화시의 산화량에 의존한다. 그리고, 상기 노출된 셀 어레이 영역의 반도체 기판의 산화는 습식 산화법 또는 건식 산화법으로 수행할 있다. 다음에, 상기 콘택홀에 매립되는 콘택 패드를 형성한다.
상기 소오스 및 드레인 영역은 LDD형으로 형성할 수 있다. 상기 게이트 패턴 및 게이트 산화막의 양측벽에 스페이서를 더 형성할 수 있다. 상기 소오스 및 드레인 영역을 형성하는 단계 후에 상기 게이트 패턴이 형성된 반도체 기판의 전면에 실리콘 산화막에 대하여 식각 선택비가 높은 절연막을 더 형성할 수 있다.
이상의 본 발명의 이중 게이트 산화막을 갖는 반도체 소자의 제조방법은 셀 어레이 영역의 게이트 산화막을 오염되지 않게 형성할 수 있기 때문에 반도체 소자가 동작 특성도 좋고 신뢰성도 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 2 내지 도 12는 본 발명에 의한 이중 게이트 산화막을 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도이고, 도 13은 도 8의 평면도이고, 도 14a 및 도 14b는 각각 도 8 및 도 9에 따른 셀 어레이 영역의 게이트 산화막의 두께 변화를 설명하기 위하며 도시한 단면도이다.
도 2를 참조하면, 셀 어레이 영역(cell array region: CA) 및 주변회로 영역(peripheral circuit region: PA)이 정의된 반도체 기판(51), 예컨대 p형 실리콘 기판 상에 소자분리를 수행하여 트랜치 산화막(53)을 형성한다. 상기 소자분리는 본 실시예에서는 STI(shallow trench isolation)법을 이용하였으나, 그 외의 다른 방법을 이용할 수도 있다. 상기 반도체 기판(51) 상에 트랜치 산화막(53)이 형성되지 않은 부분은 활성 영역이 된다.
이어서, 웰(well) 형성을 위한 웰 이온주입, 필드 이온 주입 및 채널 형성을 위한 채널 이온 주입 등을 수행한 후, 반도체 기판(51)의 전면에 게이트 산화막용으로 제1 실리콘 산화막(55)을 형성한다. 상기 제1 실리콘 산화막(55)은 열 산화막으로 형성하며, 상기 제1 실리콘 산화막(55)의 두께는 주변회로 영역에 형성될 게이트 산화막의 두께에 맞추어준다. 예컨대, 제1 실리콘 산화막은 20∼60Å의 두께로 형성한다.
다음에, 상기 제1 실리콘 산화막(55) 상에 게이트 전극용으로 제1 도전층(57)을 형성한다. 상기 제1 도전층(57)은 불순물이 도핑된 폴리실리콘막 및 금속 실리사이드막을 각각 500∼1000Å의 두께로 형성한다. 계속하여, 상기 제1 도전층(57) 상에 제1 절연막(59)을 1000∼2000Å의 두께로 형성한다. 상기 제1 절연막(59)은 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질, 예컨대 실리콘 질화막으로 형성한다.
도 3을 참조하면, 사진식각공정을 이용하여 상기 제1 절연막(59), 제1 도전층(57) 및 제1 실리콘 산화막(55)을 패터닝하여 게이트 패턴(61)과 게이트 산화막(55a)을 형성한다. 상기 게이트 패턴(61)은 제1 절연막 패턴(59a)과 게이트 전극(57a)으로 구성된다. 계속하여, 반도체 기판(51)의 전면에 LDD(light doped drain) 형성을 위하여 N형 불순물을 이온주입한다. 이렇게 되면, 상기 게이트 패턴(61)의 양측벽에 얼라인되면서 상기 반도체 기판(51)의 표면 근방에 제1 불순물 영역(63)을 형성한다.
도 4를 참조하면, 상기 게이트 패턴(61) 및 게이트 산화막(55a)의 양측벽에 스페이서(65)를 형성한다. 상기 스페이서(65)는 게이트 패턴(61)이 형성된 반도체 기판(51)의 전면에 절연막을 300∼1000Å을 형성한 다음 이방성 식각하여 형성한다. 상기 스페이서용 절연막은 실리콘 산화막에 대하여 식각 선택비를 갖는 물질, 예컨대 실리콘 질화막을 이용하여 형성한다.
이어서, 필요에 따라 상기 스페이서(65) 형성을 위한 이방성 식각시에 손상된 반도체 기판(51) 상의 실리콘 제거를 위하여 상기 반도체 기판(51)을 열산화시켜 열산화막(도시 안 함)을 50∼100Å의 두께로 형성할 수 도 있다. 계속하여, 상기 게이트 패턴(61) 및 스페이서(65)가 형성된 반도체 기판(51)의 전면에 N형 불순물을 주입한다. 이렇게 되면, 상기 스페이서(65)에 얼라인되면서 상기 반도체 기판(51)의 표면 근방에 제2 불순물 영역(67)을 형성한다. 결과적으로, 제1 불순물 영역(63)과 제2 불순물 영역(67)으로 구성된 LDD형의 소오스 및 드레인 영역(68)이 형성된다.
도 5를 참조하면, 상기 게이트 패턴(61) 및 게이트 스페이서(65)가 형성된 반도체 기판(51)의 전면에 약100Å의 두께로 제2 절연막(69)을 형성한다. 상기 제2 절연막(69)은 실리콘 산화막에 대하여 식각 선택비를 갖는 물질, 예컨대 실리콘 질화막을 이용하여 형성한다.
도 6을 참조하면, 상기 제2 절연막(69)이 형성된 반도체 기판(51)의 전면에 제3 절연막(71)을 형성한다. 상기 제3 절연막(71)은 게이트 패턴들 사이의 좁고 높은 빈 공간을 채우는 갭필(gap fill) 특성이 우수한 실리콘 산화막을 이용하여 형성한다.
도 7을 참조하면, 상기 제3 절연막(71)을 화학기계적연마법으로 연마하여 평탄화함으로써 층간 절연막(71a)을 형성한다. 이때, 상기 층간 절연막(71a)의 두께는 상기 게이트 패턴(61)의 상면에서 0∼1000Å 이내로 조절한다.
도 8 및 도 13을 참조하면, 사진식각공정을 이용하여 셀 어레이 영역(CA)의 층간 절연막(71a) 및 제2 절연막(69)을 선택적으로 식각한다. 이렇게 되면, 셀 어레이 영역의 반도체 기판(51)을 노출하는 콘택홀(73)을 갖는 층간 절연막패턴(71b) 및 제2 절연막 패턴(69a)이 형성된다.
상기 셀 어레이 영역의 반도체 기판(51)을 노출시키는 이유는 후에 콘택 패드를 형성하여 비트 라인이나 스토리지 노드와 반도체 기판 상의 불순물 영역간의 전기적 콘택을 용이하게 하기 위함이다. 이와 관련하여 도 13에 평면도가 도시되어 있다. 도 13에서 참조번호 73은 콘택홀, 참조번호 75는 게이트 라인 및 참조번호 77은 활성영역을 나타낸다. 상기 콘택홀(73)의 크기는 활성영역(77)의 크기보다 20∼40nm 가량 크게 형성하는 것이 바람직하다.
도 9, 도 10, 도 14a 및 도 14b를 참조하면, 도 9에 도시한 바와 같이 셀 어레이 영역(CA)을 오픈 하는 콘택홀(73)을 갖는 반도체 기판(51)을 습식 산화법 또는 건식 산화법으로 열산화시킨다. 이렇게 되면, 셀 어레이 영역의 반도체 기판(51) 상에 30∼100Å의 두께로 제2 실리콘 산화막(79)이 형성된다. 이때, 도 14a에 도시한 바와 같은 셀 어레이 영역의 게이트 산화막(55a)은 도 14b에 도시한 바와 같이 산소 확산에 의하여 새 부리(bird's beak) 형태로 제2 실리콘 산화막(79)으로 변경된다. 결과적으로, 도 10에 도시한 바와 같이 상기 셀 어레이 영역에 형성된 제2 실리콘 산화막(79)을 이방성 식각하면 주변회로 영역과 두께가 다른 게이트 산화막(55b)이 형성된다. 상기 셀 어레이 영역의 게이트 산화막(55b)의 두께는 상기 노출된 셀 어레이 영역의 산화량에 의존하며, 상기 셀 어레이 영역에 형성된 게이트 산화막(55b)은 게이트 패턴(61) 하부의 중앙부분보다 모서리부분이 더 두껍게 형성된다.
그리고, 필요에 따라 상기 제2 실리콘 산화막(79)의 이방성 식각 전에 셀 어레이 영역의 불순물 영역, 즉 소오스 및 드레인 영역(68)과 후에 형성되는 콘택 패드간의 접촉저항을 낮추기 위하여 불순물을 주입할 수 있다.
도 11을 참조하면, 셀 어레이 영역의 콘택홀(73)을 매립하도록 반도체 기판(51)의 전면에 콘택 패드용 제2 도전층(81)을 3000∼5000Å의 두께로 형성한다. 상기 제2 도전층(81)은 불순물이 도핑된 폴리실리콘막을 이용하여 형성한다.
도 12를 참조하면, 상기 콘택 패드용 제2 도전층(81)을 화학기계적연마법으로 연마하여 평탄화함으로써 콘택 패드(81a, 81b)를 형성한다. 상기 제2 도전층(81)의 연마시 연마 저지점(식각 저지점)은 게이트 패턴(61)의 상면으로 조절한다. 그리고, 상기 콘택 패드(81a)는 후속공정에서 비트 라인과 연결되며, 콘택 패드(81b)는 커패시터의 스토리지 노드와 연결된다.
상술한 바와 같이 본 발명의 이중 게이트 산화막을 갖는 반도체 소자의 제조방법은 노출된 셀 어레이 영역의 반도체 기판을 산화시켜 산소확산으로 인하여 주변회로 영역의 게이트 산화막보다 두께가 두꺼운 셀 어레이 영역의 게이트 산화막을 형성한다. 이에 따라, 본 발명의 반도체 소자의 제조방법은 셀 어레이 영역의 게이트 산화막을 오염되지 않게 형성할 수 있기 때문에 반도체 소자가 동작 특성도 좋고 신뢰성도 향상시킬 수 있다.

Claims (10)

  1. 셀 어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 산화막및 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴들 사이의 반도체 기판의 표면 근방에 소오스 및 드레인 영역을 형성하는 단계;
    상기 게이트 패턴들 사이의 갭을 메우면서 상기 셀 어레이 영역의 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;
    상기 노출된 셀 어레이 영역의 반도체 기판을 산화시켜 산소확산으로 인하여 상기 주변회로 영역의 게이트 산화막보다 두께가 두꺼운 셀 어레이 영역의 게이트 산화막을 형성하는 단계; 및
    상기 콘택홀에 매립되는 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 소오스 및 드레인 영역은 LDD형인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 게이트 패턴 및 게이트 산화막의 양측벽에 스페이서가 형성되어 있는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 소오스 및 드레인 영역을 형성하는 단계 후에 상기 게이트 패턴이 형성된 반도체 기판의 전면에 실리콘 산화막에 대하여 식각 선택비가 높은 절연막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 셀 어레이 영역의 반도체 기판을 노출하는 층간 절연막 패턴을 형성하는 단계는, 상기 게이트 패턴들 사이를 채우도록 상기 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막을 평탄화하여 층간 절연막을 형성하는 단계와, 사진공정을 이용하여 셀 어레이 영역의 층간 절연막을 선택적으로 식각하여 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 절연막을 평탄화하여 층간 절연막을 형성할 때 상기 층간 절연막의 두께는 상기 게이트 패턴의 상면에서 0∼1000Å 이내로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 노출된 셀 어레이 영역의 반도체 기판의 산화는 습식 산화법 또는 건식 산화법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 콘택 패드는 상기 콘택홀을 채우도록 상기 반도체 기판의 전면에 도전층을 형성하는 단계와, 상기 게이트 패턴의 상면을 식각저지점으로 하여 상기 도전층을 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 셀 어레이 영역의 게이트 산화막의 두께는 상기 반도체 기판의 산화시의 산화량에 의존하는 것을 특징으로 하는 반도체 소자의 제조방법.
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