KR100702324B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
반도체 소자 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100702324B1 KR100702324B1 KR1020050123532A KR20050123532A KR100702324B1 KR 100702324 B1 KR100702324 B1 KR 100702324B1 KR 1020050123532 A KR1020050123532 A KR 1020050123532A KR 20050123532 A KR20050123532 A KR 20050123532A KR 100702324 B1 KR100702324 B1 KR 100702324B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- film
- oxide film
- layer
- nitride
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
게이트와 엘디디가 오버랩되는 부분에서 생성되는 오버랩 커패시턴스가 감소된 반도체 소자와, 상기 반도체 소자를 효과적으로 제조할 수 있는 제조 방법을 제공한다. 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판; 제1 산화막 및 이 산화막의 내측에 배치되는 제2 산화막으로 이루어지며, 상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막; 상기 제2 산화막의 상부에 제공되는 게이트; 상기 게이트의 측벽에 제공되는 스페이서; 및 상기 게이트와 오버랩되지 않도록 상기 게이트 산화막 하부의 반도체 기판에 형성되는 엘디디를 포함한다.
게이트, 엘디디, 오버랩, 커패시턴스, 공정수
Description
도 1은 본 발명의 실시예에 의한 반도체 소자의 구성을 나타내는 개략적인 단면도이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 엘디디가 오버랩되는 부분에서 생성되는 오버랩 커패시턴스가 감소된 반도체 소자와, 상기 반도체 소자를 효과적으로 제조할 수 있는 제조 방법에 관한 것이다.
반도체 소자는 LOCOS 또는 STI 소자 분리 방법에 의해 분리된 소자 영역에 소스/드레인 및 게이트를 구비하는 트랜지스터를 형성하여 이루어진다.
이러한 구성의 반도체 소자에 대해 살펴보면 다음과 같다.
반도체 기판에는 소자를 분리하는 소자 분리막이 형성되어 있다. 그리고, 반도체 기판의 소자 영역에는 게이트 산화막과 게이트 폴리로 이루어지는 게이트가 형성되어 있으며, 게이트 폴리의 측벽에는 절연막으로 이루어진 스페이서가 형성되어 있다. 또한, 게이트 산화막 하부의 반도체 기판에는 반도체 기판과 반대 도전형의 불순물이 저농도로 매입된 엘디디(LDD: lightly doped drain)가 형성되어 있으며, LDD에 접하는 반도체 기판의 접합 영역에는 엘디디와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인이 형성되어 있다.
이러한 구성의 반도체 소자는 고집적화 및 소형화 추세에 맞추어 점차적으로 크기가 작아지고 있는데, 게이트 폭이 작은 엘디디 구조의 반도체 소자를 제조하기 위해서는 수많은 공정 과정을 거치게 되므로, 생산성이 저하되는 문제점이 있으며, 또한 엘디디와 게이트가 오버랩되는 부분에서 오버랩 커패시턴스가 생성되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 게이트와 엘디디가 오버랩되는 부분에서 생성되는 오버랩 커패시턴스가 감소되고, 게이트 폭이 효과적으로 감소된 신규한 구조의 반도체 소자 및 이 소자를 효과적으로 제조할 수 있는 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판;
제1 산화막 및 이 산화막의 내측에 배치되는 제2 산화막으로 이루어지며, 상 기 반도체 기판의 소자 영역에 제공되는 게이트 산화막;
상기 제2 산화막의 상부에 제공되는 게이트;
상기 게이트의 측벽에 제공되는 스페이서; 및
상기 게이트와 오버랩되지 않도록 상기 게이트 산화막 하부의 반도체 기판에 형성되는 엘디디
를 포함하는 반도체 소자를 제공한다.
본 발명을 실시함에 있어서, 상기 제2 산화막이 열산화막으로 이루어지며, 열산화막의 폭은 게이트의 폭 이상으로 형성된다. 그리고, 스페이서의 상부면은 상기 게이트의 상부면과 동일한 높이로 형성된다.
이러한 구성의 반도체 소자는,
반도체 기판 상부에 제1 산화막 및 질화막을 순차적으로 적층하는 단계;
제1 홀 패턴을 구비하는 제1 마스크막을 상기 질화막의 상부에 형성하는 단계;
상기 제1 마스크막을 이용한 이온 주입 공정을 실시하여 반도체 기판에 엘디디를 형성하고, 상기 제1 마스크막을 제거하는 단계;
상기 제1 홀 패턴보다 좁은 폭의 제2 홀 패턴을 구비한 제2 마스크막을 상기 질화막의 상부에 형성하는 단계;
상기 제2 마스크막을 이용한 식각 공정을 실시하여 질화막을 선택적으로 제거한 후, 제2 마스크막을 제거하는 단계;
상기 질화막을 이용한 이온 주입 공정을 실시하여 상기 엘디디의 중심에 채 널 영역을 형성하는 단계;
상기 질화막을 이용한 식각 공정을 실시하여 제1 산화막을 선택적으로 제거하는 단계;
상기 제1 산화막이 제거된 영역에 제2 산화막을 형성하는 단계;
상기 제2 산화막이 노출된 영역을 게이트 형성용 도전막으로 갭필하는 단계;
상기 도전막을 평탄화하여 상기 질화막에 갭필된 게이트를 형성하는 단계;
제1 홀 패턴의 폭보다는 작고 제2 홀 패턴의 폭보다는 큰 폭으로 형성되는 제3 마스크막을 상기 도전막 및 질화막의 상부에 형성하는 단계;
상기 제3 마스크막을 이용한 식각 공정을 실시하여 질화막 및 제1 산화막을 선택적으로 제거함으로써 게이트, 스페이서 및 게이트 산화막을 형성하고, 상기 제3 마스크막을 제거하는 단계
에 따라 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
도 1은 본 발명의 실시예에 의한 반도체 소자의 구성을 나타내는 개략적인 단면도를 도시한 것이고, 도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판(10)을 구비한다.
반도체 기판(10)의 소자 영역에는 게이트 산화막(12)이 형성되는데, 상기 게이트 산화막(12)은 제1 산화막(12a)과, 이 산화막 내측에 배치되는 제2 산화막 (12b)으로 이루어지며, 상기 제2 산화막(12b)은 열 산화막으로 이루어진다.
게이트 산화막(12)의 상부에는 게이트(14)와 스페이서(16)가 형성되며, 스페이서(16)는 상부면이 게이트(14)의 상부면과 동일한 높이의 평평한 면으로 형성된다.
여기에서, 상기 게이트(14)는 폴리실리콘으로 형성할 수 있으며, 스페이서(16)는 실리콘질화막(SiN)으로 형성할 수 있다.
그리고, 게이트 산화막(12) 하부의 반도체 기판(10)에는 엘디디(18)가 형성되는데, 이 엘디디(18)는 게이트(14)의 폭과 동일한 채널 영역(20)을 중심에 두고 주위로 형성되며, 제2 산화막(12b)은 채널 영역(20) 및 이 영역(20)과 동일한 폭의 게이트(14)보다 큰 폭으로 형성된다.
그리고, 스페이서(16)의 상부면은 상기 게이트(14)의 상부면과 동일한 높이로 형성된다.
이하, 상기한 구성의 반도체 소자를 제조하는 방법에 대해 설명한다.
먼저, 반도체 기판(10)의 상부에 제1 산화막(12a) 및 질화막(16')을 순차적으로 적층한다. 상기 질화막(16')은 실리콘 질화막으로 형성할 수 있다.
그리고, 상기 질화막(16')의 상부에 제1 마스크막(M1)을 형성한다. 상기 제1 마스크막(M1)은 엘디디(18)를 형성하기 위한 이온 주입 공정에서 사용하는 막으로, 질화막(16')의 상부에 포토레지스트를 도포하여 감광막을 형성한 후 이 막을 노광 및 현상하여 형성할 수 있다.
상기한 방법에 의해 형성된 제1 마스크막(M1)은 제1 홀 패턴(H1)을 구비한 다.
이어서, 상기 제1 마스크막(M1)을 이용한 이온 주입 공정을 실시한다.
이와 같이 하면, 제1 마스크막(M1)의 제1 홀 패턴(H1)이 형성된 부분의 반도체 기판(10)에 이온이 주입되고, 이에 따라 반도체 기판(10)에 엘디디 영역(18')이 형성된다.
엘디디 영역(18')을 형성한 후, 상기 제1 마스크막(M1)을 제거하고, 질화막(16')의 상부에 제2 마스크막(M2)을 형성한다.
제2 마스크막(M2)은 게이트(14)의 폭을 규정(define)함과 아울러 채널 영역(20)을 형성하기 위한 제2 홀 패턴(H2)을 구비하며, 상기 제2 홀 패턴(H2)은 제1 홀 패턴(H1)보다 좁은 폭으로 형성된다.
이어서, 상기 제2 마스크막(M2)을 이용한 식각 공정을 실시하여 질화막(16')을 선택적으로 제거하고, 제2 마스크막(M2)을 제거한다.
제2 마스크막(M2)을 이용한 식각 공정에 의하면, 질화막(16')에는 게이트(14)가 형성될 공간이 홀 패턴(H2')으로 형성된다.
계속하여 상기한 질화막(16')을 이용한 이온 주입 공정을 실시한다.
이때, 상기 이온 주입 공정에서는 엘디디 영역(18')을 형성할 때 주입했던 이온과 반대 도전형의 이온을 주입한다.
이와 같이 하면, 반도체 기판(10)에 채널 영역(20)이 형성되고, 채널 영역(20)의 주위에 엘디디(18)가 형성된다.
이후, 상기 질화막(16')을 이용한 식각 공정을 실시하여 제1 산화막(12a)을 선택적으로 제거한다.
이때, 상기 제1 산화막(12a)을 질화막(16')의 홀 패턴(H2')보다 큰 폭으로 제거할 수 있도록 상기 질화막(16')을 습식 식각 공정으로 제거한다.
계속하여, 열 산화 공정을 실시하여 제1 산화막(12a)이 제거된 부분에 열 산화막으로 이루어진 제2 산화막(12b)을 형성한다.
이후, 폴리실리콘을 증착하여 홀 패턴(H2')을 갭필하는 도전막(14')을 형성하고, 상기 질화막(16')을 스톱 레이어(stop layer)로 사용하는 평탄화 공정, 예컨대 화학기계적 연마 공정을 실시하여 도전막(14')을 평탄화한다.
이와 같이 하면, 질화막(16')의 홀 패턴(H2')에는 게이트(14)가 형성된다.
이어서, 게이트(14) 및 질화막(16')의 상부에 제3 마스크막(M3)을 형성한다.
상기 제3 마스크막(M3)은 게이트(14)의 측벽에 스페이서(16)를 형성하기 위한 것으로, 제1 마스크막(M1)의 제1 홀 패턴(H1)보다는 크고 제2 마스크막(M2)의 제2 홀 패턴(H2)보다는 작은 크기의 폭으로 형성된다.
상기한 구성의 제3 마스크막(M3)을 이용하여 질화막(16') 및 제1 산화막(12a)을 식각하고, 상기 제3 마스크막(M3)을 제거하면, 도 1에 도시한 구조의 반도체 소자가 제조된다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 설명한 바와 같이 본 발명은 제1 마스크막을 이용한 이온 주입 공정으로 엘디디 영역을 형성하고, 제2 마스크막을 이용한 이온 주입 공정으로 채널 영역을 형성하고 있으며, 채널 영역을 형성하기 위한 이온 주입 공정에서 상기 엘디디 영역을 형성할 때 주입한 이온과 반대 도전형의 이온을 주입하고 있다.
또한, 상기 제2 마스크막의 제2 홀 패턴과 동일한 홀 패턴을 질화막에 형성한 후 이 홀 패턴에 게이트를 형성하고 있다.
따라서, 엘디디와 게이트의 오버랩이 방지되므로, 종래의 반도체 소자에서 발생되는 오버랩 커패시턴스를 감소시킬 수 있으며, 게이트 폭을 축소할 수 있어 미세 선폭의 게이트 제조가 가능하다.
그리고, 소자 제조를 위한 공정 단계수를 줄일 수 있어 생산성을 향상시킬 수 있는 등의 효과가 있다.
Claims (11)
- 반도체 기판;제1 산화막 및 상기 제1 산화막의 내측에 배치되는 제2 산화막으로 이루어지며, 상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막;상기 제2 산화막의 상부에 제공되는 게이트;상기 게이트의 측벽에 제공되는 스페이서; 및상기 게이트 산화막 하부의 반도체 기판에 형성되는 엘디디를 포함하는 반도체 소자.
- 제 1항에 있어서,상기 엘디디는 상기 게이트의 폭과 동일한 채널영역을 중심에 두고 그 채널영역 주위로 형성되는 반도체 소자.
- 제 2항에 있어서,상기 제2 산화막이 열산화막으로 이루어지는 반도체 소자.
- 제 3항에 있어서,상기 열산화막의 폭이 게이트의 폭 이상으로 형성되는 반도체 소자.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 스페이서의 상부면은 상기 게이트의 상부면과 동일한 높이로 형성되는 반도체 소자.
- 제 5항에 있어서,상기 스페이서는 실리콘 질화막으로 형성되는 반도체 소자.
- 반도체 기판 상부에 제1 산화막 및 질화막을 순차적으로 적층하는 단계;제1 홀 패턴을 구비하는 제1 마스크막을 상기 질화막의 상부에 형성하는 단계;상기 제1 마스크막을 이용한 이온 주입 공정을 실시하여 반도체 기판에 엘디디를 형성하고, 상기 제1 마스크막을 제거하는 단계;상기 제1 홀 패턴보다 좁은 폭의 제2 홀 패턴을 구비한 제2 마스크막을 상기 질화막의 상부에 형성하는 단계;상기 제2 마스크막을 이용한 식각 공정을 실시하여 질화막을 선택적으로 제거한 후, 제2 마스크막을 제거하는 단계;상기 질화막을 이용한 이온 주입 공정을 실시하여 상기 엘디디의 중심에 채널 영역을 형성하는 단계;상기 질화막을 이용한 식각 공정을 실시하여 제1 산화막을 선택적으로 제거하는 단계;상기 제1 산화막이 제거된 영역에 제2 산화막을 형성하는 단계;상기 제2 산화막이 노출된 영역을 게이트 형성용 도전막으로 갭필하는 단계;상기 도전막을 평탄화하여 상기 질화막에 갭필된 게이트를 형성하는 단계;제1 홀 패턴의 폭보다는 작고 제2 홀 패턴의 폭보다는 큰 폭으로 형성되는 제3 마스크막을 상기 도전막 및 질화막의 상부에 형성하는 단계;상기 제3 마스크막을 이용한 식각 공정을 실시하여 질화막 및 제1 산화막을 선택적으로 제거함으로써 게이트, 스페이서 및 게이트 산화막을 형성하고, 상기 제3 마스크막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 제1 산화막을 선택적으로 제거하는 단계에서는 습식 식각 공정을 이용하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제2 산화막을 형성하는 단계에서는 열 산화막을 형성하는 반도체 소자의 제조 방법
- 제 9항에 있어서,상기 열 산화막을 상기 채널 영역보다 큰 폭으로 형성하는 반도체 소자의 제조 방법.
- 제 7항 내지 제 10항 중 어느 한 항에 있어서,상기 도전막을 평탄화하여 상기 질화막에 갭필된 게이트를 형성하는 단계에서는 상기 질화막을 스톱 레이어로 사용하는 반도체 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050123532A KR100702324B1 (ko) | 2005-12-14 | 2005-12-14 | 반도체 소자 및 이의 제조 방법 |
| US11/609,877 US7943448B2 (en) | 2005-12-14 | 2006-12-12 | Semiconductor device and method of manufacturing the same |
| CNB2006101646897A CN100524825C (zh) | 2005-12-14 | 2006-12-14 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050123532A KR100702324B1 (ko) | 2005-12-14 | 2005-12-14 | 반도체 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100702324B1 true KR100702324B1 (ko) | 2007-03-30 |
Family
ID=38138412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050123532A KR100702324B1 (ko) | 2005-12-14 | 2005-12-14 | 반도체 소자 및 이의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7943448B2 (ko) |
| KR (1) | KR100702324B1 (ko) |
| CN (1) | CN100524825C (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110108912A1 (en) * | 2009-11-09 | 2011-05-12 | Hamilton Lu | Methods for fabricating trench metal oxide semiconductor field effect transistors |
| US8754472B2 (en) | 2011-03-10 | 2014-06-17 | O2Micro, Inc. | Methods for fabricating transistors including one or more circular trenches |
| US11018259B2 (en) * | 2015-12-17 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device comprising gate structure and doped gate spacer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056207A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804496A (en) * | 1997-01-08 | 1998-09-08 | Advanced Micro Devices | Semiconductor device having reduced overlap capacitance and method of manufacture thereof |
| US6025232A (en) * | 1997-11-12 | 2000-02-15 | Micron Technology, Inc. | Methods of forming field effect transistors and related field effect transistor constructions |
| US5856226A (en) * | 1997-12-19 | 1999-01-05 | Texas Instruments-Acer Incorporated | Method of making ultra-short channel MOSFET with self-aligned silicided contact and extended S/D junction |
| JP2001257344A (ja) * | 2000-03-10 | 2001-09-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6503807B2 (en) * | 2001-03-13 | 2003-01-07 | United Microelectronics Corp. | MOS transistor with two empty side slots on its gate and its method of formation |
| KR100442089B1 (ko) * | 2002-01-29 | 2004-07-27 | 삼성전자주식회사 | 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 |
| KR100477543B1 (ko) * | 2002-07-26 | 2005-03-18 | 동부아남반도체 주식회사 | 단채널 트랜지스터 형성방법 |
| KR100521369B1 (ko) * | 2002-12-18 | 2005-10-12 | 삼성전자주식회사 | 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법 |
| KR20060068102A (ko) * | 2004-12-15 | 2006-06-21 | 동부일렉트로닉스 주식회사 | 단채널 트랜지스터의 제조 방법 |
-
2005
- 2005-12-14 KR KR1020050123532A patent/KR100702324B1/ko not_active IP Right Cessation
-
2006
- 2006-12-12 US US11/609,877 patent/US7943448B2/en not_active Expired - Fee Related
- 2006-12-14 CN CNB2006101646897A patent/CN100524825C/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056207A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070131986A1 (en) | 2007-06-14 |
| CN1983636A (zh) | 2007-06-20 |
| CN100524825C (zh) | 2009-08-05 |
| US7943448B2 (en) | 2011-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705401B2 (en) | Semiconductor device including a fin-channel recess-gate MISFET | |
| KR100641993B1 (ko) | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 | |
| US8598004B2 (en) | Self aligned MOS structure with polysilicon contact | |
| KR100702324B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100606925B1 (ko) | 핀 구조 전계 트랜지스터의 제조방법 | |
| KR101017051B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20030001827A (ko) | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 | |
| US10290728B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7259098B2 (en) | Methods for fabricating semiconductor devices | |
| US7442980B2 (en) | Anti-punch-through semiconductor device | |
| KR100481987B1 (ko) | 반도체 소자의 ｍｏｓ 커패시터 형성 방법 | |
| KR100521451B1 (ko) | 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성방법 | |
| KR20030053959A (ko) | 반도체소자의 제조방법 | |
| KR20040002211A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100266028B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100273322B1 (ko) | 반도체소자의 제조방법 | |
| KR100473189B1 (ko) | 반도체소자 제조방법 | |
| US20050090084A1 (en) | Method of forming a gate structure | |
| JP2002083957A (ja) | 半導体装置およびその製造方法 | |
| KR100967485B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| KR100469333B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100832706B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100732305B1 (ko) | 디램 셀 및 그 제조 방법 | |
| CN111129153A (zh) | Ldmos的制作方法及ldmos器件 | |
| KR20100078609A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120221 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |