KR100469333B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막 형성전에 웰 영역을 형성하고, 아이솔레이션 공정을 위한 베리어막으로 고유전 물질의 게이트 산화막과 패드 질화막을 형성한 후 평탄화 공정을 실시하여 소자 분리막을 형성함으로써 게이트 산화막의 공정 마진의 확보 및 소자 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고유전 물질을 이용한 CMOS(Complementary Metal-Oxide-Semiconductor)의 게이트 산화막 형성방법에 관한 것이다.
반도체 소자에서 현재 양산중인 CMOS의 게이트 산화막으로는 열산화막(Thermal oxide), 급속 열성장 실리콘 산화막(Rapid thermally grown SiO2)을 사용하고 있다. 최근, 디자인 룰(Design rule)이 감소함에 따라 게이트 산화막의 두께는 실리콘 산화막의 직접 터널링(Direct tunnelling)의 한계가 되는 25 내지 30Å 이하로 줄어드는 추세에 있으며, 0.10㎛ 테크놀로지(Technology)에서는 게이트 산화막으로 10 내지 15Å의 두께가 예상된다.
그러나, 고집적화에 따라 게이트 산화막의 두께를 감소시킬 경우 직접 터널링에 의한 오프-커런트(Off currennt)의 증가로 인해 소자의 정적 전력 소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다. 이에 따라, 최근에는 고유전 물질(High-k dielectric material)(예를 들어, ZrO2, HfO2, Al2O3, TiO2등)을 게이트 산화막으로 채용하는 연구가 활발히 진행되고있다.
도 1a 내지 도 1f는 종래 기술에 따른 게이트 산화막 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(12)과 패드 질화막(14)을 순차적으로 형성한다.
도 1b를 참조하면, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(16)을 형성한다. 이어서, 포토레지스트 패턴(16)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을 실시하여 소자 분리막(18)을 형성한다. 이때, 반도체 기판(10)은 소자 분리막(18)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.
도 1c를 참조하면, 포토레지스트 패턴(16)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(16)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(14) 및 패드 산화막(12)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(20)을 형성한다.
도 1d를 참조하면, 전체 구조 상부에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(22)을 형성한다. 이어서, 상기 게이트 산화막(22) 상에 게이트 전극용 폴리실리콘층(24)을 형성한다.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(24) 및 게이트 산화막(22)을 순차적으로 식각하여 게이트 전극(26)을 형성한다. 이어서, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(28)을 형성한다. 이때, 게이트 전극(26)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
도 1f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(32)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(32)과 게이트 전극(26) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(34)를 형성한다.
상기에서 설명한 바와 같이, 종래 기술에서는 패드 산화막과 패드 질화막을 형성한 후 아이솔레이션 공정을 실시하여 소자 분리막을 형성한다. 이어서, 웰 이온 주입 공정을 실시하여 웰 영역을 형성한 후 전체 구조 상부에 열산화막을 이용하여 게이트 산화막을 형성한다. 그러나, 이와 같은 기술은 반도체 소자의 회로가 초고집적화되어 감에 따라 게이트 산화막의 크기가 점점 감소함으로써 열산화막을 제어하여 소자를 구현하기 위한 공정마진 확보가 어려워진다. 특히, 소자특성, 예를 들어 이온 침투(Ion penetration), 문턱전압의 변화(Vt shift), 소자 신뢰성 등에도 악영향을 미치게 되는 동시에 소자 제조 방법에도 커다른 영향을 미친다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 소자 분리막 형성전에 웰 영역을 형성하고, 아이솔레이션 공정을 위한 베리어막으로 고유전 물질의 게이트 산화막과 패드 질화막을 형성한 후 평탄화 공정을 실시하여 소자 분리막을 형성함으로써 게이트 산화막의 공정 마진의 확보 및 소자 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12 : 패드 산화막
14, 106 : 패드 질화막 16, 108 : 포토레지스트 패턴
18, 114 : 소자 분리막 20, 102 : 웰 영역
22, 104 : 게이트 산화막 24, 116 : 폴리실리콘층
26, 118 : 게이트 전극 28, 120 : 저농도 접합영역
30, 122 : 스페이서 32, 124 : 고농도 접합영역
34, 126 : 살리사이드 110 : 트랜치
112 : HDP 산화막
상술한 목적을 달성하기 위해 본 발명은 반도체 기판에 웰 영역을 형성하는 단계; 상기 반도체 기판 상에 고유전 물질의 게이트 산화막과 패드 질화막을 형성하는 단계; 상기 반도체 기판에 소자 분리막을 형성하는 단계; 상기 반도체 기판 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 게이트 산화막 형성방법을 설명하기 위한 반도체 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100)에 웰 주입용 마스크를 이용한 레트로 그레이드 이온 주입 공정(Retro grade implant)을 실시하여 웰 영역(102)을 형성한다.
도 2b를 참조하면, 반도체 기판(100) 상에 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 종래의 패드 산화막 대신 고유전 물질층으로 이루어진 게이트 산화막(104)과 패드 질화막(106)을 순차적으로 형성한다. 여기서, 패드 질화막(106)은 후속 공정에 의해 형성되는 게이트 전극용 폴리실리콘층의 계면특성(Adhesion) 및 결함(Defect) 방지를 고려하여 250 내지 300Å의 두께로 형성한다. 또한, 게이트 산화막(104)을 형성하는 고유전 물질층은 ZrO2, HfO2, Al2O3, TiO2중 어느 하나의 물질을 사용한다.
도 2c를 참조하면, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(108)을 형성한다. 이어서, 포토레지스트 패턴(108)을 아이솔레이션(ISO) 마스크로 이용한 식각 공정을 실시하여 트랜치(110)를 형성한다. 이때, 반도체 기판(100)은 트랜치(110)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.
도 2d를 참조하면, 포토레지스트 패턴(108)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(108)을 제거한다. 이어서, 트랜치(110)를 매립하도록 전체 구조 상부에 5000 내지 5500Å의 두께로 HDP(High Density Plasma)산화막(112)을 형성한다. 이때, HDP 산화막(112)은 트랜치(110)의 내부에 보이드(Void)가 발생하지않도록 갭 필링(Gap filling) 공정을 실시하여 형성한다.
도 2e를 참조하면, 전체 구조 상부에 평탄화 공정(CMP)을 실시하되, 게이트 전극용 폴리실리콘층의 계면특성(Adhesion) 및 결함(Defect) 방지를 고려하여 패드 질화막(106)이 5 내지 8Å의 두께로 잔재하도록 HDP 산화막(112) 및 패드 질화막(106)을 연마한다. 이때, 평탄화 공정에 의해 소자 분리막(114)이 형성된다. 이어서, 전체 구조 상부에 게이트 전극용 폴리실리콘층(116)을 형성한다.
도 2f를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(116), 패드 질화막(106) 및 게이트 산화막(104)을 순차적으로 식각하여 게이트 전극(118)을 형성한다. 이어서, 반도체 기판(100)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(120)을 형성한다. 이때, 게이트 전극(118)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
도 2g를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(118)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(122)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(124)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(124)과 게이트 전극(118) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(126)를 형성한다. 여기서, 도 2f에 도시된 저농도 접합영역(120)과 고농도 접합영역(124)은 소오스/드레인 영역으로 동작한다.
본 발명은 소자 분리막 형성전에 웰 영역을 형성하고, 아이솔레이션 공정을 위한 베리어막으로 고유전 물질의 게이트 산화막과 패드 질화막을 형성한 후 평탄화 공정을 실시하여 소자 분리막을 형성함으로써 게이트 산화막의 공정 마진의 확보 및 소자 특성을 향상시킬 수 있다.
또한, 본 발명은 소자 분리막 형성전에 웰 영역을 형성함으로써 후속 공정인 게이트 산화막 및 소자 분리막 형성공정을 용이하게 실시할 수 있다.
따라서, 본 발명은 반도체 소자의 제조 공정의 단순화 및 안정화를 통해 소자 특성에 크게 기여할 수 있다.

Claims (6)

  1. 반도체 기판에 웰 영역을 형성하는 단계;
    상기 반도체 기판 상에 게이트 산화막과 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 상기 게이트 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 상기 트렌치를 포함하는 전체 구조 상부에 소자 분리막용 절연막을 증착하는 단계;
    상기 패드 질화막의 일부가 상기 게이트 산화막 상부에 잔류되도록 평탄화 공정을 실시하는 단계;
    잔류된 상기 패드 질화막의 상부에 게이트 전극용 폴리 실리콘막을 증착하는 단계;
    상기 폴리 실리콘막, 잔류된 상기 패드 질화막 및 상기 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법
  2. 제 1 항에 있어서,
    상기 게이트 산화막은 ZrO2, HfO2, Al2O3, TiO2중 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소자 분리막용 절연막은 HDP 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 패드 질화막은 상기 평탄화 공정에 의해 5Å 내지 8Å의 두께로 잔류되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는,
    상기 게이트 전극의 양측의 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 저농도 접합영역 상에 고농도 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소오스/드레인 영역을 형성한 후 열처리 공정을 실시하여 상기 소오스/드레인 영역 및 게이트 전극 상에 살리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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