KR20030003341A - 트렌치 게이트를 이용한 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 제1도전형의 실리콘기판상에 얇은 질화막과 게이트 트렌치용 산화막을 차례로 증착하는 단계와, 상기 게이트 트렌치용 산화막을 소정패턴으로 패터닝하여 게이트가 형성될 기판 소정부위를 노출시키는 단계, 상기 노출된 기판부위에 제2도전형의 이온을 사용하여 LDD 이온주입을 실시하는 단계, 기판 전면에 게이트 스페이서용 질화막을 증착하는 단계, 상기 질화막을 식각하여 상기 게이트 트렌치용 산화막패턴의 측면에 게이트 스페이서를 형성하는 단계, 노출된 기판부분을 트렌치 식각하는 단계, 상기 형성된 트렌치를 포함한 기판 전면에 게이트산화막과 게이트 형성용 도전층을 차례로 증착하는 단계, 상기 게이트 형성용 도전층을 식각하여 상기 트렌치내에 매립되는 형태를 갖는 게이트를 형성하는 단계, 상기 게이트 스페이서 측면에 남아 있는 게이트 트렌치용 산화막을 제거하는 단계 및 제2도전형의 이온을 고농도로 기판에 주입하여 제2도전형의 소오스 및 드레인을 기판 소정부위에 형성하는 단계를 포함하여 이루어지는 트렌치 게이트를 이용한 트랜지스터 제조방법을 제공한다.
Description
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 채널 길이를 충분히 확보할 수 있도록 트렌치를 이용하여 게이트라인을 형성하는 트랜지스터 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 ULSI 반도체소자 제조시 트랜지스터의 짧은 채널 효과과 같은 문제가 발생하여 채널 길이를 충분히 확보할 수 있는 트랜지스터의 제조방법이 요구되고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 실리콘기판의 트렌치를 이용하여 게이트를 라인을 형성하여 채널 길이를 충분히 확보하고, 트렌치 스페이서를 이용하여 게이트 채널길이를 효과적으로 조절하며, 게이트 스페이서 식각시 발생하는 실리콘기판의 손상을 근본적으로 없앨 수 있는 트랜지스터의 제조방법을 제공하는데 목적이 있다.
도1 내지 도6은 본 발명의 일실시예에 의한 트렌치 게이트를 이용한 트랜지스터 제조방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : STI층
3 : 얇은 질화막 4 : 게이트 트렌치용 산화막
5 : 포토레지스트 6 : LDD이온주입
7 : LDD 영역 8 : 게이트 스페이서
9 : 게이트 산화막 10 : 게이트
11 : 소오스 및 드레인 이온주입 12 : 소오스 및 드레인영역
13 : 산화막 14 : 금속배선
상기 목적을 달성하기 위한 본 발명에 의한 트렌치 게이트를 이용한 트랜지스터 제조방법은 제1도전형의 실리콘기판상에 얇은 질화막과 게이트 트렌치용 산화막을 차례로 증착하는 단계와; 상기 게이트 트렌치용 산화막을 소정패턴으로 패터닝하여 게이트가 형성될 기판 소정부위를 노출시키는 단계; 상기 노출된 기판부위에 제2도전형의 이온을 사용하여 LDD 이온주입을 실시하는 단계; 기판 전면에 게이트 스페이서용 질화막을 증착하는 단계; 상기 질화막을 식각하여 상기 게이트 트렌치용 산화막패턴의 측면에 게이트 스페이서를 형성하는 단계; 노출된 기판부분을 트렌치 식각하는 단계; 상기 형성된 트렌치를 포함한 기판 전면에 게이트산화막과 게이트 형성용 도전층을 차례로 증착하는 단계; 상기 게이트 형성용 도전층을 식각하여 상기 트렌치내에 매립되는 형태를 갖는 게이트를 형성하는 단계; 상기 게이트 스페이서 측면에 남아 있는 게이트 트렌치용 산화막을 제거하는 단계; 및 제2도전형의 이온을 고농도로 기판에 주입하여 제2도전형의 소오스 및 드레인을 기판 소정부위에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 트렌치를 이용하여 LDD 이온주입후에 게이트를 형성함으로써 트랜지스터의 짧은 채널효과를 방지하고 효과적인 게이트길이를 확보한다.
도1 내지 도6에 본 발명의 일실시예에 의한 트랜지스터 제조방법을 공정순서에 따라 나타내었다.
먼저, 도1에 나타낸 바와 같이 실리콘기판(1)에 STI(shallow trench isolation)공정을 실시하여 기판의 소정영역에 예컨대 산화막으로 소자분리영역(2)을 형성한다. 이어서 P웰을 형성한 후, STI산화막(2)을 보호하기 위하여 기판 전면에 얇은 질화막(3)을 증착한다. 다음에 게이트 트렌치용 산화막(4)을 기판 전면에 증착하고, 상기 산화막(4)상에 포토레지스트(5)를 도포하고 소정패턴으로 패터닝하여 포토레지스트패턴을 형성한 후, 이를 마스크로 하여 상기 산화막(4)을 식각하여 게이트가 형성될 기판 부위를 노출시킨다. 이어서 LDD이온주입(6)을 실시하여 기판의 게이트 형성부위에 LDD영역(7)을 형성한다. 이때, P, As등의 5가 원소를 0도 이상으로 경사 이온주입(Tilted implant)하는 것이 바람직하다. 상기 게이트 트렌치용 산화막(4)은 HDP, BPSG, PSG, PE-TEOS등의 산화막을 사용하는 것이 바람직하다.
다음에 도2에 나타낸 바와 같이 상기 포토레지스트패턴을 제거한 후, 기판 전면에 게이트 스페이서용 질화막(8)을 증착한다. 이때, 상기 질화막(8)은 플라즈마 CVD 또는 저압 열 증착 CVD를 이용하여 증착하는 것이 바람직하다.
이어서 도3에 나타낸 바와 같이 상기 질화막(8)을 식각하여 게이트 스페이서(8)를 형성한 후, 노출된 기판부분을 트렌치 식각한 후, 기판 전면에 게이트산화막(9)과 게이트 형성용 도전층으로서 예컨대 폴리실리콘(10)을 차례로 증착한다. 상기 게이트산화막(9)으로는 ON(Oxinitride), 질화막, Ta2O5 등의 물질을 이용할 수 있으며, 상기 게이트 형성용 도전층으로는 폴리실리콘 이외에 비정질 폴리실리콘 또는 W, Al등과 같은 금속을 사용할 수 있다. 또한, 게이트 형성용 도전층으로서 폴리실리콘/장벽금속(TiN)/금속(W,Cl)등과 같이 폴리실리콘/금속의 적층구조를 사용하는 것도 가능하다.
다음에 도4에 나타낸 바와 같이 상기 증착된 폴리실리콘층을 에치백하여 상기 기판에 형성된 트렌치를 매립하는 게이트(10)를 형성한다. 이어서 상기 게이트스페이서(8) 측면에 남아 있는 게이트 트렌치 형성용 산화막을 습식식각에 의해 제거한다. 이때, 기판 표면에 형성된 얇은 질화막(3)이 식각 장벽층으로 작용하여 실리콘기판의 손상을 방지한다. 상기 게이트 형성시 폴리실리콘을 에치백하지 않고 CMP(chemical mechanical polyshing)를 이용하여 게이트를 형성할 수 있다. 상기 게이트 트렌치 형성용 산화막은 건식 에치백에 의해 제거할 수도 있다.
이어서 도 5에 나타낸 바와 같이 N+ 소오스 및 드레인 이온주입(11)을 실시하여 N+ 소오스 및 드레인(12)을 기판 소정부위에 형성한다. 이때, 상기 STI보호용 질화막(3)이 이온주입시 장벽층 역할을 수행함으로써 기판의 손상을 방지하게 된다.
다음에 도6에 나타낸 바와 같이 기판 전면에 절연막으로서, 예컨대 산화막(13)을 증착한 후, 소정패턴으로 패터닝하여 상기 형성된 N+ 소오스 및 드레인(12)을 노출시키는 콘택홀을 형성한 다음, 기판 전면에 금속을 증착하고 소정패턴으로 패터닝하여 상기 콘택홀을 통해 트랜지스터의 소오스 및 드레인과 전기적으로 연결되는 금속배선(14)을 형성한다.
본 발명에 의한 트랜지스터 게이트는 도4에 도시된 바와 같이 기판에 형성된 게이트 트렌치내에 매립된 구조로 형성된다. 따라서 게이트 유효 길이가 기판 표면에 형성되는 종래의 게이트보다 훨씬 길어지게 된다. 따라서 효과적인 게이트 길이를 확보할 수 있으며, 짧은 채널 효과를 방지할 수 있다.
또한, 본 발명에 의하면 상기 게이트 스페이서용 질화막(8)의 두께를 조절함으로써 게이트 길이를 자유롭게 조정할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 실리콘기판의 트렌치를 이용하여 게이트를 라인을 형성함으로써 채널 길이를 충분히 확보할 수 있고, 트렌치 스페이서를 이용하여 게이트 채널길이를 효과적으로 조절할 수 있으며, 게이트 스페이서 식각시 발생하는 실리콘기판의 손상을 근본적으로 없앨 수 있다.
Claims (15)
- 제1도전형의 실리콘기판상에 얇은 질화막과 게이트 트렌치용 산화막을 차례로 증착하는 단계;상기 게이트 트렌치용 산화막을 소정패턴으로 패터닝하여 게이트가 형성될 기판 소정부위를 노출시키는 단계;상기 노출된 기판부위에 제2도전형의 이온을 사용하여 LDD 이온주입을 실시하는 단계;기판 전면에 게이트 스페이서용 질화막을 증착하는 단계;상기 질화막을 식각하여 상기 게이트 트렌치용 산화막패턴의 측면에 게이트 스페이서를 형성하는 단계;노출된 기판부분을 트렌치 식각하는 단계;상기 형성된 트렌치를 포함한 기판 전면에 게이트산화막과 게이트 형성용 도전층을 차례로 증착하는 단계;상기 게이트 형성용 도전층을 식각하여 상기 트렌치내에 매립되는 형태를 갖는 게이트를 형성하는 단계;상기 게이트 스페이서 측면에 남아 있는 게이트 트렌치용 산화막을 제거하는 단계; 및제2도전형의 이온을 고농도로 기판에 주입하여 제2도전형의 소오스 및 드레인을 기판 소정부위에 형성하는 단계를 포함하여 이루어지는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 제1도전형의 실리콘기판상에 얇은 질화막과 게이트 트렌치용 산화막을 차례로 증착하는 단계전에 상기 실리콘기판에 STI공정을 실시하여 기판의 소정영역에 소자분리영역을 형성하는 단계가 더 포함되는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 LDD이온주입은 P 또는 As등의 5가 원소를 0도 이상으로 경사 이온주입하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 트렌치용 산화막은 HDP, BPSG, PSG 또는 PE-TEOS를 사용하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 스페이서용 질화막은 플라즈마 CVD 또는 저압 열 증착 CVD를 이용하여 증착하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 형성용 도전층으로 폴리실리콘을 증착하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 형성용 도전층으로 비정질 폴리실리콘 또는 W, Al등과 같은 금속을 사용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 형성용 도전층으로서 폴리실리콘/금속의 적층구조를 사용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트산화막으로 ON, 질화막 또는 Ta2O5 등의 물질을 이용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트는 게이트 형성용 도전층을 에치백하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트는 상기 게이트 형성용 도전층을 CMP에 의해 연마하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 트렌치 형성용 산화막은 습식식각에 의해 제거하거나 건식 에치백에 의해 제거하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 트렌치 형성용 산화막을 제거하는 단계에서 상기 기판 표면에 형성된 얇은 질화막이 식각 장벽층으로 작용하여 실리콘기판의 손상을 방지하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 제2도전형의 이온을 고농도로 기판에 주입하여 제2도전형의 소오스 및 드레인을 기판 소정부위에 형성하는 단계에서 상기 기판 표면에 형성된 얇은 질화막이 이온주입시 장벽층 역할을 수행하여 기판의 손상을 방지하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 스페이서용 질화막의 두께를 조절하여 상기 게이트 유효길이를 자유롭게 조정하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.
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