KR100268807B1 - 반도체소자의콘택형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 게이트 스페이서 형성시 사용되는 종래의 산화막 대신 질화막을 사용하여 형성함으로써 게이트 채널을 안정되게 확보할 수 있으며, 게이트를 구동시키는 상부 도전층의 신호를 보다 정확하게 전달하여 소자의 동작을 안정되게 하고, 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 형성기술이다.
Description
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 반도체 소자의 게이트 스페이서(Gate Spacer) 형성시 사용되는 종래의 산화막 대신 질화막을 사용하여 형성함으로써 게이트 채널을 안정되게 하고 게이트를 구동시키는 상부 도전층의 신호를 보다 정확하게 전달하여 소자의 동작을 안정되게 하는 반도체 소자의 콘택 형성방법이다.
종래의 기술에 따른 트랜지스터 형성공정중 폴리사이드 게이트 의 LDD(Lightly Doped Drain) 구조를 이루기 위한 콘택 형성 공정 단계를 첨부 도면을 참조하여 살펴 보기로 한다.
도 1a 내지 도 1e 는 종래의 기술에 따른 반도체 소자의 콘택 형성 공정단계를 도시한 단면도이다.
도 1a 를 참조하면, 반도체 기판(1) 상에 소자분리 산화막을 형성한다. 그 후 상기 실리콘 기판(1)상에 게이트 산화막(2), 폴리실리콘(3), 도전층(4), 마스크 산화막(5), ARC 층(6)을 차례로 형성하다.
이때 상기 도전층(4)으로는 실리사이드로 형성한다.
도 1b 를 참조하면, 상기 ARC 층(6) 상부에 감광막 패턴(7)을 형성한다.
도 1c 를 참조하면, 상기 감광막 패턴(7)을 식각 마스크로 하여 ARC 층(6), 마스크 산화막(5), 실리사이드(4), 폴리실리콘층(3)을 차례로 식각하고 난 후, 전체구조 상부에 스페이서 산화막(8)을 형성한다.
도 1d 를 참조하면, 전면식각으로 상기 스페이서 산화막(8)을 식각하여 게이트 스페이서(8')를 형성한다.
이때 상부의 ARC 층(6)은 제거되지 않고 남아 있도록 한다.
도 1e 를 참조하면, 전체구조 상부에 평탄화 절연막(9)을 형성한 다음, 상기 평탄화 절연막(9)의 상부에 콘택 형성을 마스크로 감광막 패턴(10)을 형성한다.
상기 콘택 마스크(10)를 이용하여 후속 공정중 주변회로 지역에서 게이트 상부에 콘택(11)을 형성한다.
이때 상기 게이트의 상부에 존재하는 ARC 층(6)에 의하여 식각비가 달라져서 콘택식각이 중간에 멈추어 있음을 알 수 있다.
이상 상기한 종래의 방법에 있어서는 다음의 몇가지 문제점을 가지고 있다.
첫째로, 상기한 바와 같은 종래의 폴리사이드 게이트의 LDD 구조를 형성하기 위한 공정에 있어서, 실리콘 기판 상부에 게이트 산화막, 폴리 실리콘, 도전층, 마스크 산화막, ARC 층을 차례로 증착한 후에, 게이트 형성용 감광막 패턴을 형성하고, 상기 감광막 패턴으로 상기 각 하부층을 식각하였을 시 게이트의 상부에 ARC 층이 남아 있게 된다.
이 경우 후속 공정에서, 특히 주변회로 지역에서 게이트 상부에 콘택을 형성할 경우 게이트 상부에 잔존하는 ARC 층에서 갑자기 식각율이 낮아지면서 식각이 멈추게 되어 콘택이 오픈되는 경우가 발생한다.
이때 추가적으로 식각을 많이 하면 콘택이 오픈되기도 하나 액티브 영역은 실리콘 기판이 식각되어지는 문제점이 생긴다.
둘째, 상기한 첫 번째의 문제점을 해결하기 위하여 게이트 형성을 위한 식각공정시 감광막 패턴으로 산화막까지만 식각을 하고, 실리사이드와 폴리 실리콘은 감광막 제거후 후처리 공정을 실시 한 후에 마스크 산화막과 ARC 층을 베리어로 하여 식각을 하는 데, 이때 상기 ARC 층은 제거가되어 상기 첫 번째와 같은 문제점을 발생하지 않게 되나, 감광막 제거후 후처리시 즉, BOE 용액을 사용한 크리닝 공정시 마스크 산화막의 상단과 측면이 조금씩 식각이 되어져 소자에서 원하는 게이트의 폭이 줄어들게 되고, 이에 따라 소자의 동작을 불안정하게 되는 문제점이 생긴다.
셋째, 게이트 형성을 한 후, 스페이서 산화막 또는 산소가 포함되어진 열공정시에 노출된 실리사이드 측면 부위가 산소와 반응을 하여 표면부에 요철이 생기는 경우가 발생한다. 이 경우 소자의 제조 초기 공정에서 사용하지 못하게 되어 폐기 처분해야하는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 게이트 스페이서 형성시 사용되는 종래의 산화막 대신 질화막을 사용함으로써 게이트 채널을 안정되게 하고 게이트를 구동시키는 상부 도전층의 신호를 보다 정확하게 전달하여 소자의 동작을 안정되게 하는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
한편, 상기 본 발명에 따른 콘택 형성방법에 있어서는, 게이트 형성시에 감광막 패턴으로 ARC 층, 마스크 산화막, 실리사이드, 폴리실리콘을 차례로 식각하고, 전체 구조 상부에 질화막을 증착한 후, 전면식각으로 게이트 스페이서를 형성하는 공정순서로 이루어지며, 이때 게이트 상부에 있는 ARC 층은 질화막 스페이서 형성시 제거되는 원리를 이용한다.
또한 상기 본 발명에 따른 콘택 형성방법에 있어서는, 게이트 형성시에 감광막 패턴으로 ARC 층, 마스크 산화막, 실리사이드, 폴리실리콘을 차례로 식각하고, 전체 구조 상부에 질화막 또는 폴리 실리콘을 얇은 두께로 증착한 후, 전면식각으로 질화막 또는 폴리 실리콘 스페이서를 형성하는 공정순서로 이루어지며, 이때 게이트 상부에 있는 ARC 층은 스페이서 형성시 제거되고, 이후 산화막으로 게이트 스페이서를 형성하는 공정을 적용한다.
도 1a 내지 도 1e 는 종래의 방법에 따른 반도체 소자의 콘택 형성 공정단계를 도시한 단면도
도 2a 와 도 2b 는 본 발명의 제 1 실시예에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도
도 3a 와 도 3d 는 본 발명의 제 2 실시예에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도
도 4a 와 도 4c 는 본 발명의 제 3 실시예에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리 실리콘 4 : 도전층(실리사이드)
5 : 마스크 산화막 6 : ARC 층
7 : 감광막 패턴 8 : 스페이서 산화막
8' : 스페이서 9 : 평탄화 절연막
10 : 콘택 마스크(감광막) 11,16,17 : 콘택
12 : 1차 게이트 스페이서 13 : 2차 게이트 스페이서
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 소자의 콘택 형성방법에 있어서,
반도체 기판상에 소자분리 산화막을 형성하는 단계와,
상기 반도체 기판상에 게이트 산화막, 폴리실리콘, 도전층, 마스크 산화막, ARC 층을 차례로 형성하는 단계와,
상기 ARC 층 상부에 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 하여 상기 ARC 층, 마스크 산화막, 도전층, 폴리실리콘층을 차례로 식각하여 게이트를 형성하는 단계와,
상기 실리콘 기판상에 불순물 이온을 주입하는 단계와,
전체구조 상부에 스페이서 형성용 질화막을 증착한 후, 전면식각으로 게이트 스페이서를 형성하는 단계와,
상기 게이트 스페이서 형성을 위한 식각시 추가 식각으로 게이트 상부의 ARC 층을 제거하는 단계와,
전체구조 상부에 평탄화 절연막을 형성한 다음, 상기 평탄화 절연막의 상부에 콘택 형성용 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 하여 도전층이 노출된 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 소자의 콘택 형성방법에 있어서,
반도체 기판상에 소자분리 산화막을 형성하는 단계와,
상기 반도체 기판상에 게이트 산화막, 폴리실리콘, 도전층, 마스크 산화막, ARC 층을 차례로 형성하는 단계와,
상기 ARC 층 상부에 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 하여 상기 ARC 층, 마스크 산화막, 도전층, 폴리실리콘층을 차례로 식각하여 게이트를 형성하는 단계와,
상기 실리콘 기판상에 불순물 이온을 주입하는 단계와,
전체구조 상부에 1차 게이터 스페이서 형성용 질화막과 2차 1차 질화막 게이트 스페이서 형성용 산화막을 형성하는 단계와,
전면식각으로 1차 게이트 스페이서 및 2차 게이트 스페이서를 형성하는 단계와,
전체구조 상부에 평탄화 절연막과 콘택 형성을 위한 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 하여 도전층이 노출된 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 2a 와 도 2b 는 본 발명의 제 1 실시예에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도이다.
우선, 본 발명의 도 2a 에 도시된 공정단계 이전까지의 공정은 상기한 종래의 공정인 도 1a 내지 도 1c 의 공정과 동일하다.
먼저 도 2a 를 참조하면, 상기 도 1c 의 상태에서 전면식각으로 게이트 스페이서(8')를 형성한다.
이때 게이트 스페이서(8')는 질화막으로 형성되며, 상부의 ARC 층(6)은 상기 질화막 스페이서 형성시 함께 제거한다.
도 2b 를 참조하면, 전체구조 상부에 평탄화 절연막(9)을 형성한 다음, 상기 평탄화 절연막(9)의 상부에 콘택 형성을 마스크로 감광막 패턴(10)을 형성한다.
상기 콘택 마스크(10)를 이용하여 후속 공정중 주변회로 지역에서 게이트 상부에 콘택(11)을 형성한다.
이때 상기 게이트의 상부의 산화막(5)은 콘택(11) 형성을 위한 식각시 제거되어져 하부의 도전층(4)이 오픈되어 있다.
한편 도 3a 와 도 3d 는 본 발명의 방법에 따라 반도체 소자의 콘택 형성을 위한 공정의 제 2 실시예를 도시한 단면도이다.
먼저 도 3a 를 참조하면, 상기 도 1a 의 공정을 거친 후, 도 1b 의 상태에서 감광막 패턴(7)을 식각 마스크로 하여 하부의 ARC 층(6), 마스크 산화막(5), 실리사이드(4), 폴리실리콘층(3)을 차례로 식각한다.
그 후 전체구조 상부에 1차 게이터 스페이서 형성물질(12)을 도포한다. 상기 1차 게이트 스페이서 형성물질(12)은 질화막이나 폴리 실리콘등과 같이 산소를 포함하지 않는 공정을 거치지 않을 재질을 사용하여 얇은 두께로 형성한다.
도 3b 를 참조하면, 전면식각으로 1차 게이트 스페이서(12)를 형성한 후 전체구조 상부에 1차 게이트 스페이서 형성용 산화막(13)을 소정두께로 형성한다.
이때 게이트 상부의 ARC층(6)은 1차 게이트 스페이서 형성시 식각되어 제거된다.
도 3c 를 참조하면, 전면 건식식각으로 2차 게이트 스페이서(13')를 형성한다.
도 3d 를 참조하면, 후속공정 즉, 전체구조 상부에 평탄화 절연막(14)과 콘택 형성을 위한 감광막 패턴(15)을 형성한다. 그 후 주변회로 지역에서 게이트 상부에 콘택(16)을 형성한다.
이때 게이트 상부에 존재하는 산화막(5)은 콘택 식각시에 식각되어져 하부의 도전층(4)이 오픈된다.
또한 한편 도 4a 내지 도 4c 는 본 발명의 방법에 따라 반도체 소자의 콘택 형성을 위한 공정의 제 3 실시예를 도시한 단면도이다.
먼저 도 4a 를 참조하면, 상기 도 1a 의 공정을 거친 후, 도 1b 의 상태에서 감광막 패턴(7)을 식각 마스크로 하여 하부의 ARC 층(6), 마스크 산화막(5), 실리사이드(4), 폴리실리콘층(3)을 차례로 식각한다.
그 후 전체구조 상부에 1차 게이터 스페이서 형성물질(12)과 2차 게이트 형성물질(13)을 차례로 도포한다.
이때 상기 1차 게이트 스페이서 형성물질(12)은 질화막이나 산소를 포함하지 않는 공정을 거친 재질을 사용하여 얇은 두께로 형성하고, 상기 2차 게이트 스페이서 형성물질(13)은 산화막으로 형성한다.
도 4b 를 참조하면, 전면식각으로 1차 게이트 스페이서(12') 및 2차 게이트 스페이서(13')을 형성한다.
이때 게이트 상부의 ARC층(6)은 1차 게이트 스페이서(12') 형성시 식각되어 제거된다.
도 4c 를 참조하면, 후속공정 즉, 전체구조 상부에 평탄화 절연막(14)과 콘택 형성을 위한 감광막 패턴(15)을 형성한다. 그 후 주변회로 지역에서 게이트 상부에 콘택(17)을 형성한다.
이때 게이트 상부에 존재하는 산화막(5)은 콘택 식각시에 식각되어져 하부의 도전층(4)이 오픈된다.
이상 상술한 바와 같은 본 발명의 방법에 따라 LDD 구조의 게이트 형성을 위한 게이트 스페이서 형성시 종래의 산화막 대신 질화막을 사용하여 형성함으로써 게이트 채널을 안정되게 확보할 수 있으며, 게이트를 구동시키는 상부 도전층의 신호를 보다 정확하게 전달하여 소자의 동작을 안정되게 하고, 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있다.
Claims (7)
- 반도체 소자의 콘택 형성방법에 있어서, 기판상에 게이트 산화막, 폴리실리콘, 도전층, 마스크 산화막, ARC 층을 차례로 형성하는 단계와, 상기 ARC 층, 마스크 산화막, 도전층, 폴리실리콘층을 차례로 선택 식각하여 게이트를 형성하는 단계와, 전체구조 상부에 스페이서 형성용 질화막을 형성하는 단계; 상기 질화막을 전면식각하여 게이트 스페이서를 형성하고 상기 게이트 상부의 ARC 층을 제거하는 단계와, 전체구조 상부에 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막과 마스크 산화막을 선택 식각하여 상기 도전층이 노출된 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 도전층은 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 게이트 스페이서 형성물질은 질화막이거나 게이트 상부의 ARC 층과 식각비율이 비슷한 절연막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 질화막 스페이서를 얇게 증착할 경우, 상기 질화막 스페이서 형성 공정후, 전체구조 상부 2차 게이트 스페이서 형성용 산화막을 소정두께로 형성하는 단계와, 전면 건식식각으로 2차 산화막 게이트 스페이서를 형성하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 반도체 소자의 콘택 형성방법에 있어서, 기판상에 게이트 산화막, 폴리실리콘, 도전층, 마스크 산화막, ARC 층을 차례로 형성하는 단계와, 상기 ARC 층, 마스크 산화막, 도전층, 폴리실리콘층을 차례로 식각하여 게이트를 형성하는 단계와, 전체구조 상부에 1차 게이트 스페이서 형성용 질화막과 2차 게이트 스페이서 형성용 산화막을 형성하는 단계와, 상기 산화막을 전면식각하여 2차 게이트 스페이서를 형성하는 단계와; 상기 질화막을 전면식각하여 1차 게이트 스페이서를 형성하고 상기 게이트 상부의 ARC 층을 제거하는 단계와, 전체구조 상부에 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막을 선택 식각하여 도전층이 노출된 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제5항에 있어서, 상기 게이트 스페이서 형성물질은 질화막이거나, 게이트 상부의 ARC 층과 식각비율이 비슷한 절연막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제5항에 있어서, 상기 1차 게이트 스페이서는 산소를 포함하지 않는 공정으로 증착되어지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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|---|---|---|---|
| KR1019970077385A KR100268807B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체소자의콘택형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970077385A KR100268807B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체소자의콘택형성방법 |
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| KR19990057334A KR19990057334A (ko) | 1999-07-15 |
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Citations (1)
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|---|---|---|---|---|
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-
1997
- 1997-12-29 KR KR1019970077385A patent/KR100268807B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097971A (ja) * | 1995-06-21 | 1997-01-10 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
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