KR20030056607A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고온에서 형성되는 질화막을 소자 분리막 상부에 먼저 형성하고 접합 영역 및 접합 영역 상부에 실리사이드층을 형성한 후에 산화막을 형성하여 질화막 및 산화막의 적층 구조로 이루어진 층간 절연막을 형성하고 층간 절연막에 콘택홀을 형성함으로써, 접합 영역 및 실리사이드층을 형성하기 전에 고온 공정으로 형성되는 질화막을 먼저 형성하여 접합 영역과 실리사이드층의 열부담을 감소시키고, 질화막에 의해 캐패시턴스가 증가되는 것을 방지할 수 있는 반도체 소자의 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 질화막 및 산화막의 적층 구조로 이루어진 층간 절연막을 형성하고, 층간 절연막에 콘택홀을 형성하는 과정에서, 고온 공정에 의해 하부 요소의 막질이 저하되어 저항이 증가하고 질화막에 의해 캐패시턴스가 증가하여 전기적 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 공정에서, 특히 로직(Logic) 소자 제조 공정에서는 동작 속도가 빠른 소자를 제조하는 것이 중요하다. 소자의 동작 속도를 높이는 한 가지 방법으로, 콘택 저항을 감소시키기 위하여 접합 영역 상에 실리사이드층을 형성한다.
실리사이드층은 실리콘으로 이루어진 액티브 영역과 게이트 형성 물질인 폴리실리콘층 상부에만 형성되고, 절연 물질에는 형성되지 않도록 하는 샐리사이드(Self-Aligned Silicide) 공정으로 형성된다.
실리사이드층을 형성한 후에는 층간 절연막으로 수천 Å 정도 두께의 산화막을 증착한다. 이때, 액티브 칩 사이즈의 감소로 인하여 콘택 식각 공정 시 필드 산화막이 손상되는 것을 최소화하기 위하여, 산화막을 증착하기 전에 질화막을 수백 Å 정도 먼저 증착한다. 이후에, 층간 절연막을 형성하기 위한 산화막을 증착하고, 노광 공정 및 식각 공정을 통해 접합부를 노출시키는 콘택홀을 형성한다. 상기와 같은 콘택홀 형성 공정을 보더리스 콘택(BorderLess Contact; BLC) 공정이라 한다.
BLC 공정 시 산화막을 식각하는 1차 식각과 질화막을 식각하는 2차 식각으로나누어지며, 1차 식각은 질화막 상부의 산화막이 제거되는 순간 중지되고, 다시 2차 식각에 의해 질화막이 제거되면 콘택홀이 형성된다. BLC 공정으로 콘택홀을 형성할 경우 콘택홀이 액티브 영역과 필드 영역에 걸쳐서 형성되더라도 필드 산화막이 손상되는 것을 최소화할 수 있다.
상기의 BLC 공정은 칩 사이즈를 감소시키기 위하여 반드시 필요한 공정이지만, 질화막을 증착하는 공정은 고온에서 실시되므로 하부에 형성된 트랜지스터뿐만 아니라 실리사이드층의 열 안정성에 영향을 주게 되며, 저항을 증가시키는 원인이 된다.
또한, BLC 공정을 위하여 산화막 하부에 질화막을 증착하게 되면, 캐패시턴스(Capacitance)가 증가하여 소자의 동작 속도를 저하시킨다.
상기의 현상들은 회로의 선폭이 작아질수록 크게 영향을 미치며, 후속 고온 공정의 경우 문턱 전압이나 이온 포화 전류(Ion saturation current) 같은 소자 특성에 영향을 주게된다.
이로 인하여, 실리사이드층이 형성된 후에는 저항 특성을 포함한 안정된 전기적 특성을 얻기 위하여 가급적이면 고온 공정은 배제되어야 한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고온에서 형성되는 질화막을 소자 분리막 상부에 먼저 형성하고 접합 영역 및 접합 영역 상부에 실리사이드층을 형성한 후에 산화막을 형성하여 질화막 및 산화막의 적층 구조로 이루어진 층간 절연막을 형성하고 층간 절연막에 콘택홀을 형성함으로써, 접합 영역 및 실리사이드층을 형성하기 전에 고온 공정으로 형성되는 질화막을 먼저 형성하여 접합 영역과 실리사이드층의 열부담을 감소시키고, 질화막에 의해 캐패시턴스가 증가되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12 : 소자 분리막
13 : 게이트 산화막14 : 폴리실리콘층
15a : LDD 이온주입층15b : 고농도 이온주입층
15 : 소오스/드레인16 : 버퍼 산화막
17 : 제 1 질화막18 : 절연막 스페이서
19 : 제 2 질화막20 : 포토레지스트 패턴
21 : 실리사이드층22 : 층간 절연막
22a : 콘택홀
본 발명에 따른 반도체 소자의 제조 방법은 소자 분리막이 형성된 반도체 기판의 소자 분리막 상부에 질화막을 형성하는 단계와, 반도체 기판의 소정 영역에 접합부를 형성하는 단계와, 접합부에 실리사이드층을 형성하는 단계와, 층간 절연막을 형성한 후 접합부가 노출되는 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기에서, 소자 분리막 상부의 질화막은 전체 상부에 질화막이 형성되는 단계와, 포토레지스트 패턴을 형성하는 단계와, 식각 공정으로 질화막의 노출된 부분을 제거하는 단계와, 포토레지스트 패턴을 제거하는 단계로 형성된다.
이때, 포토레지스트 패턴은 소자 분리막을 형성할 때 사용된 포토 마스크와 반대되는 타입의 마스크를 이용한 패터닝 공정을 통해 형성된다.
질화막은 저압 열분해 방식에 의해 300 내지 800Å의 두께로 형성되며, 식각 공정은 CHF3및 C4F8중 어느 하나의 가스를 이용한 건식 식각으로 실시되거나, H3PO4용액 이용한 습식 식각으로 실시된다.
한편, 접합부는 트랜지스터의 소오스/드레인이 될 수도 있으며, 이 경우 접합부는 이온 주입 공정에 의해 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(12)을 형성한 후 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한다. 게이트 산화막(13) 및 폴리실리콘층(14)은 적층 구조로 형성되며, 게이트 패턴으로 형성된다. 이후, 폴리실리콘층(14)을 이온 주입 마스크로 이용한 저농도 이온 주입 공정을 실시하여 폴리실리콘층(14)의 양측에 LDD 이온주입층(15a)을 형성한다.
도 1b를 참조하면, 전체 상부에 버퍼 산화막(16) 및 제 1 질화막(17)을 순차적으로 형성한 후 전면 식각 공정을 실시하여 버퍼 산화막(16) 및 제 1 질화막(17)을 폴리실리콘층(14)의 측벽에만 잔류시킨다. 이로써, 버퍼 산화막(16) 및 제 1 질화막(17)으로 이루어진 절연막 스페이서(18)가 형성된다.
도 1c를 참조하면, 전체 상부에 제 2 질화막(19)을 형성한 후 제 2 질화막(19) 상부에 포토레지스트 패턴(20)을 형성한다.
상기에서, 제 2 질화막(19)은 저압 열분해 방식에 의해 300 내지 800Å의 두께로 형성된다. 제 2 질화막(19)은, 층간 절연막에 콘택홀을 형성하는 과정에서 소자 분리막이 형성된 영역과 콘택홀이 형성될 영역이 중첩될 경우 콘택홀을 통해 소자 분리막이 노출되어 손상되는 것을 방지하기 위하여 형성된다.
포토레지스트 패턴(20)은 소자 분리막(12)의 상부 및 그 주변 영역을 제외한 나머지 영역의 제 2 질화막(19)을 노출시키는 패턴으로 형성되며, 소자 분리막(12)을 형성할 때 사용된 포토 마스크와 반대되는 포토 마스크를 사용하여 패터닝 공정을 통해 형성된다.
도 1d를 참조하면, 포토레지스트 패턴을 식각 마스크로 이용하여 제 2 질화막(19)의 노출된 부분을 식각한다. 이후 포토레지스트 패턴을 제거한다. 이로써, 제 2 질화막(19)은 소자 분리막(12)의 상부에만 잔류된다.
제 2 질화막(19)은, 제 2 질화막(19) 하부의 반도체 기판(11) 표면을 식각 손상으로부터 보호하기 위하여, 선택비가 높은 CHF3또는 C4F8가스를 이용한 건식 식각으로 제거되거나, 질화막 식각 용액은 인산(H3PO4) 용액으로 된다. 이후 포토레지스트 패턴은 산소 플라즈마에 의해 제거된다.
도 1e를 참조하면, 폴리실리콘층(14) 및 절연막 스페이서(18)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정으로 절연막 스페이서(18)의 측부에 고농도 이온주입층(15b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써, LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.
이후 접촉 저항을 낮추기 위하여 폴리실리콘층(14) 및 소오스/드레인(15) 상부에 실리사이드층(21)을 형성한다.
도 1f를 참조하면, 전체 상부에 층간 절연막(22)을 형성한 후 식각 공정으로 실리사이드층(21) 상부의 층간 절연막(22)을 제거하여 콘택홀(22a)을 형성한다.
콘택홀(22a)을 형성하는 과정에서 정렬 오차가 발생하여 소자 분리막(12)이 형성된 영역이 노출되어도, 소자 분리막(12) 상부에 형성된 제 2 질화막(19)에 의해 소자 분리막(12)에는 식각 손상이 발생되지 않는다. 이때, 콘택홀(22a)은 층간 절연막(22)만 제거하면 되므로 산화막과 질화막의 식각 선택비가 확보된 한번의 식각 공정으로 콘택홀을 형성할 수 있다. 이로써, 소자 분리막(12)의 상부 표면을 질화막으로 보호하여 소자 분리막(12)에 식각 손상이 발생되는 것을 방지하면서 콘택홀(22a)을 형성하는 보더리스 콘택 공정이 완료된다.
상기에서, 본 발명은 종래 기술과는 다르게 고온에서 형성되는 제 2 질화막(19)을 먼저 형성하고 이후에 소오스/드레인(15) 및 실리사이드층(18)을 형성함으로써 소오스/드레인(15) 및 실리사이드층(18)에 가해지는 열부담을 감소시키고, 제 2 질화막(19)을 소자 분리막(12)의 상부에만 형성함으로써 캐패시턴스가 증가되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 볼더리스 콘택 공정을 실시하기 위한 질화막을접합 영역이나 실리사이드층보다 먼저 형성함으로써 이전에 형성된 막에 가해지는 열부담을 감소시키고, 질화막을 소자 분리막의 상부에만 형성함으로써 캐패시턴스가 증가되는 것을 방지하여 소자의 전기적 특성을 향상시킨다.
Claims (7)
- 소자 분리막이 형성된 반도체 기판의 상기 소자 분리막 상부에 질화막을 형성하는 단계와,상기 반도체 기판의 소정 영역에 접합부를 형성하는 단계와,상기 접합부에 실리사이드층을 형성하는 단계와,층간 절연막을 형성한 후 상기 접합부가 노출되는 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막 상부의 질화막은 전체 상부에 질화막이 형성되는 단계와,포토레지스트 패턴을 형성하는 단계와,식각 공정으로 상기 질화막의 노출된 부분을 제거하는 단계와,상기 포토레지스트 패턴을 제거하는 단계로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 포토레지스트 패턴은 상기 소자 분리막을 형성할 때 사용된 포토 마스크와 반대되는 타입의 포토 마스크에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 질화막은 저압 열분해 방식에 의해 300 내지 800Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정은 CHF3및 C4F8중 어느 하나의 가스를 이용한 건식 식각으로 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정은 H3PO4용액 이용한 습식 식각으로 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 접합부는 트랜지스터의 소오스/드레인이며, 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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