KR20040003948A - 반도체소자의 ｍｏｓ 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 MOS 트랜지스터 제조방법에 관한 것으로, 특히, 실리콘기판 상에 랜딩 플러그 폴리를 먼저 형성한 후, 게이트전극을 랜딩 플러그 폴리 바로 옆에 형성함으로써, 기존의 랜딩 플러그 형성을 위한 식각 공정 시, 하부 게이트전극을 과도식각하여 이후, 비트라인 또는 랜딩 플러그 폴리와 게이트전극과 유발되는 쇼트현상을 방지할 뿐만 아니라 실리콘기판에 인가되는 스트레스를 감소시켜 반도체소자의 리프레쉬 특성을 향상시키고, 게이트전극 간의 피치(pitch)를 줄여 반도체소자의 고집적화 시킬 수 있는 기술이다.

Description

반도체소자의 ＭＯＳ 트랜지스터 제조방법{Method for forming the MOS transistor in semiconductor device}
본 발명은 반도체소자의 MOS 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는, 실리콘기판 상에 게이트 전극 형성 이전에 랜딩 플러그 폴리를 형성한 후, 게이트 전극을 랜딩 플러그 폴리 바로 옆에 형성함으로써, 비트라인 또는 랜딩 플러그 폴리와 게이트전극과 유발되는 쇼트현상을 방지하고, 게이트전극 간의 피치(pitch)를 줄여 반도체소자의 고집적화 시키도록 하는 반도체소자의 MOS 트랜지스터 제조방법에 관한 것이다.
최근 MOS 트랜지스터의 경우에는 쇼트 채널화와 함께 핫캐리어에 의한 소자의 특성 저하가 심하되어 소자의 동작 전압을 그만큼 낮게 설정하게 되었으며 소자의 드레인 구조도 n+ 농도의 드레인 구조의 주위를 저농도로 감싸준 DDD(Double Diffused Drain)구조와 드레인과 채널과의 연결 부위의 농도를 낮추어 준 LDD(Lightlt Doped Drain)구조로 개량되었다.
도 1은 종래 반도체소자의 MOS 트랜지스터 제조방법에 의해 제조된 MOS를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 실리콘기판(10)에 소자간 격리를 위한 필드산화막(20)을 형성하고 게이트산화막과 제 1폴리실리콘과 텅스텐 실리사이드와 제 2폴리실리콘 및 제 1절연막을 차례로 증착한 후 적층구조의 게이트전극(30)을 형성하고, LDD 이온주입을 통해 소오스와 드레인의 확산층(40)을 형성한 후 게이트전극(30)의 측벽에 스페이서(50)을 형성하여 트랜지스터를 완성하게 된다.
이후, 결과물 전체에 층간절연막(60)을 증착한 후, 소오스/드레인의 확산층(40) 상부의 층간절연막(60) 내에 랜딩플러그(70)를 형성하여 금속 배선을 연결하게 된다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 MOS 트랜지스터 제조방법은, 소오스/드레인영역에 랜딩플러그를 형성하기 위한 콘택을 형성하는 경우 콘택과 게이트전극 간에 어느 정도의 오버랩 마진을 확보해야 하는 어려움이 있었으며, 마진을 확보하지 못했을 경우 게이트전극의 측벽 스페이서가 손실되어 게이트전극과 랜딩플러그가 쇼트되는 문제점이 있었다.
또한, 상기 게이트전극과 드레인 간의 전압차에 의해 게이트전극 하부 모서리에 고전계영역이 형성되어 핫캐리어효과 및 셀접합영역의 누설전류 특성을 저하시켜 반도체소자의 리프레쉬(refresh) 특성 및 수율을 감소시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 실리콘기판 상에 랜딩 플러그 폴리를 먼저 형성한 후, 게이트전극을 랜딩 플러그 폴리 바로 옆에 형성함으로써, 기존의 랜딩 플러그 형성을 위한 식각 공정 시, 하부 게이트전극을 과도식각하여 이후, 비트라인 또는 랜딩 플러그 폴리와 게이트전극과 유발되는 쇼트현상을 방지할 뿐만 아니라 실리콘기판에 인가되는 스트레스를 감소시켜 하여 반도체소자의 리프레쉬 특성을 향상시키고, 게이트전극 간의 피치(pitch)를 줄여 반도체소자의 고집적화 시키도록 하는 반도체소자의 MOS 트랜지스터 제조방법을 제공하는 것이다.
도 1은 종래 반도체소자의 MOS 트랜지스터 제조방법에 의해 제조된 MOS 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체소자의 MOS 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 필드산화막
120 : 절연막 패턴 130 : 소오스/드레인
140 : 산화막 150 : 제1스페이서
160 : 제1랜딩플러그폴리 170 : 게이트전극 패턴
180 : 제2스페이서 190 : 랜딩플러그 콘택 마스크
200 : 제2랜딩플러그폴리
상기 목적을 달성하기 위하여, 본 발명은 필드산화막이 형성된 실리콘기판 상에 랜딩플러그 영역이 형성되도록 절연막 패턴을 형성한 후 이를 마스크로 소오스/드레인 이온주입 공정을 진행하여 소오스/드레인 영역을 형성하는 단계와, 상기 랜딩플러그 영역에 국부적으로 산화막을 형성하고 결과물 전체에 폴리를 증착한 후 산화막 상부에 제1스페이서를 형성하는 단계와, 상기 제1스페이서를 마스크로 과도식각하여 콘택홀을 형성하는 단계와, 상기 결과물 상에 도핑된 폴리실리콘을 증착하고 에치백 공정을 진행하여 제1 랜딩플러그폴리를 형성하는 단계와, 상기 결과물 상에 선택적으로 게이트산화막을 형성하고 게이트전극용 도전층과 게이트절연막이 순차적으로 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 게이트 스페이서를 형성하고 감광막 패턴을 형성한 후 감광막 패턴과 게이트 스페이서를 마스크로 노출된 게이트산화막을 제거하는 단계와, 상기 결과물 상에 도핑된 폴리실리콘을 증착하여 제 2랜딩플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법을 제공한다.
본 발명은 게이트전극 형성 전에 실리콘기판 상에 랜딩플러그폴리를 형성함으로써, 랜딩플러그 콘택 형성에 의한 실리콘기판의 데미지를 방지하여 반도체소자의 리프레쉬 특성을 향상시키고, 게이트전극 간의 피치(pitch)를 줄여 반도체소자를 고집적화 시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체소자의 MOS 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 셀로우 트랜치 아이솔레이션(STI) 공정을 진행하여 형성된 필드산화막(110)을 가지고 있는 실리콘기판(100) 상에 산화물 또는 질화물을 증착하여 절연막(미도시함)을 형성한다.
그 후, 상기 하부 실리콘기판(100) 상에 랜딩플러그 영역이 형성되도록 마스크를 이용하여 식각하여 절연막 패턴(120)을 형성한 후, 이를 이온주입 마스크로 사용하여 고농도의 불순물을 이온주입하여 실리콘기판(100) 내에 소오스/드레인 영역(130)을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 랜딩플러그 영역에만 국부적으로 산화막(140)이 형성되도록 옥시데이션 공정을 진행한 후, 결과물 전체에 n도핑된 폴리실리콘을 증착하고 이를 건식식각하여 산화막(140) 상부에 후속 랜딩플러그폴리 형성을 위한 콘택홀 형성시, 식각마스크로 사용될 제1스페이서(150)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제1스페이서(150)를 식각마스크로하여 산화막(140)을 식각하여 콘택홀(미도시함)을 형성하되, 과도식각하여 실리콘기판(100) 표면이 일부 제거되도록 한다.
상기 결과물 상에 n도핑된 폴리실리콘을 다시 증착한 후, 에치백(etch back)공정을 진행하여 약 50~4000Å 높이의 제1랜딩플러그폴리(160)를 형성한다.
그리고, 도 2d에 도시된 바와 같이, 상기 결과물 상의 절연막 패턴(미도시함)을 습식식각에 의해 모두 제거한 후, 실리콘기판(100) 상에 선택적으로 옥시데이션 공정을 진행하여 필드산화막(110)에 의해 구분된 액티브 영역에만 게이트산화막(172)을 형성한다.
도 2e에 도시된 바와 같이, 상기 결과물 상에 게이트전극용 도전층과 게이트절연막을 순차적으로 형성하고 게이트전극 마스크(미도시함)를 식각마스크로 상기 적층구조를 식각하여 게이트산화막(172), 게이트전극(174), 및 게이트절연막(176) 적층구조의 게이트전극 패턴(170)을 형성한다.
이때, 상기 게이트전극 패턴(170) 형성을 위한 식각 시, 하부 실리콘기판(100)의 손상을 막기 위해 게이트전극 마스크(미도시함)의 CD를 실제보다 크게 디파인(define)하여 제1랜딩플러그폴리(160) 상부의 게이트산화막(172)까지 식각하여 게이트전극 패턴(170)이 형성된다. 즉, 상기 게이트산화막(172)을 식각정지막으로 사용하여 하부 실리콘기판(100)에 스트레스가 인가되는 것을 방지한다.
이어서, 도 2f에 도시된 바와 같이, 상기 결과물 상에 산화물 또는 질화물을 증착하고 식각공정을 진행하여 게이트전극 패턴(170) 측벽에 제 2스페이서(180)를형성한 후, 상기 게이트전극 패턴(160) 상부에 랜딩플러그 콘택 마스크(190)를 형성한다.
그리고, 도 2g에 도시된 바와 같이 상기 제2스페이서(180)와 랜딩플러그 콘택 마스크(190)를 식각마스크로 제1랜딩플러그(160) 상부의 게이트산화막(미도시함)을 제거한 후, 결과물 전체에 n 도핑된 폴리실리콘을 증착하여 제2랜딩플러그폴리(200)를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 MOS 트랜지스터 제조방법을 이용하게 되면, 실리콘기판 상에 랜딩 플러그 폴리를 먼저 형성한 후, 게이트전극을 랜딩 플러그 폴리 바로 옆에 형성함으로써, 기존의 랜딩 플러그 형성을 위한 식각 공정 시, 하부 게이트전극을 과도식각하여 이후, 비트라인 또는 랜딩 플러그 폴리와 게이트전극과 유발되는 쇼트현상을 방지할 뿐만 아니라 실리콘기판에 인가되는 스트레스를 감소시키며, 게이트전극 간의 피치(pitch)를 줄여 반도체소자의 고집적화 시키는 효과가 있다.
또한, 게이트전극과 드레인 간의 전압차에 의한 고전계영역을 채널부로 쉬프트 시키고 드레인 정션부의 전계영역은 감소시켜 핫캐리어효과 및 셀접합영역의 누설전류 특성이 저하되는 것을 방지하고, 반도체소자의 리프레쉬(refresh) 특성 및 수율을 향상시키는 효과가 있다.

Claims (2)

  1. 필드산화막이 형성된 실리콘기판 상에 랜딩플러그 영역이 형성되도록 절연막 패턴을 형성한 후, 이를 마스크로 소오스/드레인 이온주입 공정을 진행하여 소오스/드레인 영역을 형성하는 단계와;
    상기 랜딩플러그 영역에 국부적으로 산화막을 형성하고 결과물 전체에 폴리를 증착한 후, 산화막 상부에 제1스페이서를 형성하는 단계와;
    상기 제1스페이서를 마스크로 과도식각하여 콘택홀을 형성하는 단계와;
    상기 결과물 상에 도핑된 폴리실리콘을 증착하고 에치백 공정을 진행하여 제1 랜딩플러그폴리를 형성하는 단계와;
    상기 결과물 상에 선택적으로 게이트산화막을 형성하고, 게이트전극과 절연막이 순차적으로 적층된 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 측벽에 게이트 스페이서를 형성하고 감광막 패턴을 형성한 후, 감광막 패턴과 게이트 스페이서를 마스크로 노출된 게이트산화막을 제거하는 단계와;
    상기 결과물 상에 도핑된 폴리실리콘을 증착하여 제 2랜딩플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 제 1스페이스는 도핑된 폴리실리콘을 증착한 후, 건식식각하여 형성하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
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