KR20030050671A - 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 질화막스페이서를 이용함에 따른 기생캐패시턴스 증가를 억제하고, 소자의 동작속도 저하를 방지하도록 한 반도체소자의 제조방법을 제공하기 위한 것으로, 다수의 게이트패턴의 양측벽에 접하는 스페이서로 산화막을 이용하고, 게이트패턴 사이의 콘택홀에 매립되는 플러그로서 고농도로 불순물이 도핑된 폴리실리콘과 메탈의 적층막을 이용하므로써 소자의 동작속도를 개선시킨다.

Description

반도체소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 메탈플러그를 구비한 반도체소자의 제조 방법에 관한 것이다.
최근의 반도체소자는 소자의 집적도가 증가함에 따라 메모리 셀 크기가 점점 감소되면서 콘택을 더욱 작게 형성해야만 한다.
또한, 반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화되는 반도체소자의 구현에 적합한 방법으로 사용된다.
도 1은 종래기술에 따른 콘택을 도시한 도면이다.
도 1을 참조하여 종래 콘택 형성 방법을 설명하면, 반도체기판(11)상에 게이트산화막(12)과 게이트전극(13)으로 이루어진 다수의 게이트패턴을 형성한 후, 게이트패턴의 하측 반도체기판(11)에 저농도 n형 불순물(n-)을 이온주입하여 LDD 영역(14)을 형성한다. 이때, 게이트전극(13)은 소자의 동작속도를 개선하기 위해 폴리실리콘상에 텅스텐과 같은 메탈을 적층한다.
또한, 후속 콘택홀 형성시 상측 표면이 드러나는 것을 방지하기 위한 하드마스크로 게이트전극은 최상부에 질화막을 적층한다.
다음으로, 게이트패턴을 포함한 전면에 스페이서용 질화막을 증착한 후, 스페이서용 질화막을 전면식각하여 게이트패턴의 양측벽에 접하는 질화막스페이서(15)를 형성한다.
다음으로, 질화막스페이서(15) 및 게이트전극(13)을 마스크로 이용한 고농도 n형 불순물(n+)의 이온주입을 실시하여 LDD 영역(14)에 접하는 소스/드레인영역(16)을 형성하여 NMOS를 형성한다.
다음으로, NMOS가 형성된 반도체기판(11)상에 층간절연막으로서 고밀도플라즈마산화막(High Density Plasma-Oxide)(17)을 증착 및 평탄화한 후, 고밀도플라즈마산화막(17)상에 콘택마스크(도시 생략)를 형성하고, 콘택마스크에 노출된 고밀도플라즈마산화막(17)을 식각하여 게이트전극(13)들의 일측 에지에 자기정렬되는 콘택홀(도시 생략)을 형성한다.
다음으로, 콘택홀을 통해 소스/드레인영역(16)에 접속되는 폴리실리콘플러그(18)를 형성한다.
상술한 종래기술에서는 소자의 동작속도를 개선시키기 위해 게이트전극(13)으로 텅스텐과 같은 메탈을 이용하고 있으나, 게이트전극 양측벽에 접하는 스페이서로 질화막을 이용함에 따라 기생캐패시턴스가 증가하고, 게이트전극 사이의 소스/드레인 영역에 형성되는 콘택의 영역 확보 및 콘택저항 확보 측면에서 어려움이 있다.
또한, 플러그로 폴리실리콘을 이용하고 있으나, 폴리실리콘은 메탈에 비해동작속도가 낮은 문제가 있으며, 플러그가 접속되는 소스/드레인영역이 메탈과 오믹콘택을 형성하기 위한 고농도를 갖지 않으므로 플러그로서 메탈을 적용하면 오믹콘택을 이룰 수 없는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 질화막스페이서를 이용함에 따른 기생캐패시턴스 증가를 억제하고, 플러그로 폴리실리콘을 이용함에 따른 소자의 동작속도 저하를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자를 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 게이트전극 24 : LDD 영역
25 : 산화막스페이서 26 : 소스/드레인영역
27 : 저유전산화막 28 : 폴리실리콘
29 : TiN 30 : 고밀도플라즈마산화막
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 다수의 게이트패턴을 형성하는 단계, 상기 다수의 게이트패턴의 양측벽에 접하는 산화막스페이서를 형성하는 단계, 상기 다수의 게이트패턴을 포함한 전면에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 자기정렬식각하여 상기 게이트패턴들 사이의 상기 반도체기판의 소정 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀에 상기 반도체기판보다 상대적으로 높은 농도로 불순물이 도핑된 폴리실리콘과 상기 폴리실리콘상에 적층된 메탈로 이루어진 플러그를 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 플러그를 형성하는 단계는, 상기 콘택홀을 부분적으로 채우는 두께를 갖는 폴리실리콘을 증착하는 단계, 상기폴리실리콘에 상기 반도체기판보다 높은 농도의 불순물을 도핑하는 단계, 및 상기 불순물이 도핑된 폴리실리콘상에 메탈을 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)과 게이트전극(23)으로 이루어진 다수의 게이트패턴을 형성한 후, 게이트패턴의 하측 반도체기판(21)에 저농도 n형 불순물(n-)을 이온주입하여 LDD 영역(24)을 형성한다.
이때, 게이트전극(23)은 소자의 동작속도를 개선하기 위해 폴리실리콘상에 텅스텐과 같은 메탈을 적층한다.
또한, 후속 콘택홀 형성시 상측 표면이 드러나는 것을 방지하기 위한 하드마스크로 게이트전극은 최상부에 질화막을 적층한다.
다음으로, 게이트패턴을 포함한 전면에 스페이서용 산화막을 증착한 후, 스페이서용 산화막을 전면식각하여 게이트패턴의 양측벽에 접하는 산화막 스페이서(25)를 형성한다.
이처럼 게이트패턴의 양측벽에 접하는 스페이서로 산화막을 이용하면 질화막을 이용한 스페이서에 비해 기생 캐패시턴스가 감소하고, 소자 동작시 크로스토크(crosstalk) 현상을 감소시킬 수 있다.
다음으로, 산화막 스페이서(25) 및 게이트전극(23)을 마스크로 이용한 고농도 n형 불순물(n+)의 이온주입을 실시하여 LDD 영역(24)에 접하는 소스/드레인영역(26)을 형성하여 NMOS를 형성한다.
다음으로, NMOS가 형성된 반도체기판(21)상에 층간절연막으로서 저유전율(low-k)을 갖는 산화막(이하 '저유전산화막'이라 약칭함)을 증착 및 평탄화한다.
다음으로, 평탄화된 저유전산화막(27)상에 콘택마스크(도시 생략)를 형성하고, 콘택마스크에 노출된 저유전산화막(27)을 식각하여 게이트전극(23)들의 일측 에지에 자기정렬되는 콘택홀(도시 생략)을 형성한다.
이때, 층간절연막으로서 저유전산화막(27)을 이용함에 따라 콘택홀 형성시 산화막스페이서(25)와의 고선택비를 획득할 수 있어 콘택홀 오픈 불량을 억제하고 콘택저항 특성을 개선시킨다.
즉, 산화막스페이서(25)를 이용하고 콘택홀 형성을 위한 층간절연막으로서 저유전산화막(27)을 이용하면, 종래 질화막스페이서를 이용하는 경우에 콘택홀 형성시 콘택홀내에 층간절연막이 식각되지 않고 잔류하여 콘택홀 오픈이 되지 않거나 콘택저항을 증가시켰던 것을 방지할 수 있는 것이다.
한편, 저유전산화막(27) 식각시 산소계 가스 조합, 예컨대 O2/N2, SO2/NO2를 식각가스로 이용한다.
다음으로, 콘택홀을 포함한 전면에 원자층증착법을 통해 폴리실리콘(28)을 콘택홀에 부분 매립되도록 증착한 후, 폴리실리콘(28)에 소스/드레인영역에 이온주입된 n+불순물의 농도보다 상대적으로 높은 고농도 n형 불순물(n++)을 도핑한다.
이 때, 원자층증착법은 화학기상증착법에 비해 저온공정이 가능하므로, 원자층증착법으로 폴리실리콘(28)을 증착하면 저유전산화막(27)에 열적 손상을 주지 않는다.
한편, 폴리실리콘(28)은 500Å∼1000Å의 두께로 증착된다.
도 2b에 도시된 바와 같이, n형 불순물(n++)이 도핑된 폴리실리콘(28)상에 게이트전극(23)의 상측 표면까지 콘택홀을 채우는 두께로 TiN(29)을 증착한다.
이때, TiN(29)은 원자층증착법으로 증착되며, n형 불순물(n++)이 도핑된 폴리실리콘(28)과 콘택되기 때문에 오믹콘택을 이룬다.
도 2c에 도시된 바와 같이, 산소(O2)계 플라즈마를 기본으로 하는 스트립(Strip) 장치에서 저유전산화막(27)을 스트립한다.
도 2d에 도시된 바와 같이, 저유전산화막(27)이 스트립된 반도체기판(21)의 전면에 통상의 층간절연막으로 주로 이용되는 고밀도플라즈마산화막(30)을 증착하고, TiN(29)의 표면이 노출될때까지 화학적기계적연마나 에치백을 통해 평탄화시킨다.
상술한 바와 같이, 본 발명은 오믹콘택을 이루도록 소스/드레인영역보다 상대적으로 높은 농도로 불순물을 폴리실리콘에 이온주입하고, 고농도로 이온주입된 폴리실리콘상에 TiN을 증착하여 메탈플러그를 형성한다.
상술한 실시예에서는 플러그를 이루는 메탈로 TiN을 적용한 예를 들었으나, 메탈플러그를 이루는 메탈로는 Ti, W 및 WN 중에서 선택된 하나를 이용할 수 있다.
또한, 본 발명의 메탈플러그는 게이트전극 사이의 콘택플러그외에 비트라인을 콘택시키기 위한 콘택플러그, 스토리지노드콘택플러그에도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 산화막스페이서를 이용하므로써 기생캐패시턴스를 감소시키고, 오믹콘택을 이루는 메탈플러그를 이용하므로써 소자의 동작속도를 개선시킬 수 있는 효과가 있다.

Claims (8)

  1. 반도체기판상에 다수의 게이트패턴을 형성하는 단계;
    상기 다수의 게이트패턴의 양측벽에 접하는 산화막스페이서를 형성하는 단계;
    상기 다수의 게이트패턴을 포함한 전면에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 자기정렬식각하여 상기 게이트패턴들 사이의 상기 반도체기판의 소정 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 상기 반도체기판보다 상대적으로 높은 농도로 불순물이 도핑된 폴리실리콘과 상기 폴리실리콘상에 적층된 메탈로 이루어진 플러그를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 콘택홀을 부분적으로 채우는 두께를 갖는 폴리실리콘을 증착하는 단계;
    상기 폴리실리콘에 상기 반도체기판보다 높은 농도의 불순물을 도핑하는 단계; 및
    상기 불순물이 도핑된 폴리실리콘상에 메탈을 증착하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 폴리실리콘을 증착하는 단계는,
    원자층증착법을 이용하며, 상기 폴리실리콘의 두께는 500Å∼1000Å인 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 메탈을 형성하는 단계는,
    원자층증착법을 이용하며, 상기 메탈은 TiN, Ti, W 및 WN 중에서 선택된 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 플러그를 형성한 후,
    상기 제1층간절연막을 스트립하는 단계;
    상기 스트립후 노출된 반도체기판의 전면에 제2층간절연막을 형성하는 단계; 및
    상기 플러그의 표면이 드러날때까지 상기 제2층간절연막을 평탄화시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1층간절연막은 저유전율을 갖는 산화막이고, 상기 제2층간절연막은 고밀도플라즈마산화막인 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제5항에 있어서,
    상기 제1층간절연막을 스트립하는 단계는,
    산소계 플라즈마를 이용함을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    O2/N2및 SO2/N2의 가스조합중에서 선택된 하나를 식각가스로 이용함을 특징으로 하는 반도체소자의 제조 방법
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