KR100576464B1 - 반도체소자의 도전배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 활성영역에서의 콘택 특성을 향상시키기 위하여 활성영역 상의 불순물 접합영역 내부에 코발트 실리사이드층을 형성하고 후속 공정으로 비트라인 콘택홀을 포함한 전체표면상부에 Ti/TiN 적층구조를 형성하여 반도체소자의 제조 공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 도전배선 형성방법{A method for forming a metal line of semiconductor device}
도 1 은 콘택 크기 변화에 따른 콘택 저항 변화를 도시한 그래프.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체 기판
13 : 엔형이나 피형의 불순물 접합영역 15 : 게이트산화막
17 : 게이트용 폴리실리콘막 19 : 텅스텐 실리사이드층
21 : 하드마스크층 23 : 절연막 스페이서
25 : 층간절연막 27 : 제1콘택홀
29 : 제2콘택홀 31 : 코발트막
33 : 코발트 실리사이드층 35 : Ti/TiN 적층구조
37 : 텅스텐층
본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 특히 셀부와 주변회로부에서 금속배선 콘택의 저항 특성을 향상시킬 수 있도록 하는 기술에 관한 것이다.
반도체소자의 데이터 입출력시의 경로인 비트라인의 구조는 기존의 다결정실리콘과 텅스텐 실리사이드층의 폴리사이드 구조로 소자의 집적도 증가와 고속의 정보처리능력을 요구하는 차세대 반도체의 경우 높은 면저항 값에 기인하여 그 적용에 한계를 나타내고 있으며, 그로 이해 최근에는 낮은 저항값을 갖는 텅스텐을 이용한 비트라인이 사용되고 있다.
이러한 W 비트라인을 사용함에 있어 후속 열처리 공정에 의해 콘택 저항이 많이 변하게 되며 저항 안정화가 반드시 필요하게 된다.
일반적으로, P+ 지역의 경우 Ti 가 두꺼울 경우 후속 열공정시 소오스/드레인 지역의 도펀트 손실로 인하여 콘택저항이 크게 증가하므로 가능한 얇은 Ti를 사용하여 비트라인 콘택을 형성하고 있다.
하지만, 이렇게 Ti 의 두께가 얇을 경우 P+ 지역의 콘택 저항은 안정되지만 반대로 N+ 지역과 게이트의 WSix 과의 콘택 저항은 아주 큰 값을 나타낸다.
그래서, 현재 소자의 경우 P+ 지역의 콘택저항과 N+ 지역 및 게이트 지역의 콘택저항이 적당한 값을 가지는 두께를 설정하여 콘택을 형성하고 있다.
그러나, 도 1 과 같이 콘택 크기가 감소함에 따라 콘택 저항의 증가가 급격해지며 특히 게이트와 콘택되는 콘택의 저항은 급격히 증가하고 있다.
하지만, 이러한 비트라인 콘택 게이트 저항을 감소시키기 위해선 Ti 증착 두 께를 두껍게 하여야 하나 이 경우 P+ 콘택 저항의 증가를 초래하여 소자의 특성 저하 및 불량을 초래하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 활성영역의 콘택저항을 안정화시킬 수 있도록 엔형 및 피형 불순물 접합영역 내부에 코발트 실리사이드를 형성하고 Ti/TiN 적층구조를 형성한 다음, 후속 공정으로 콘택홀을 매립하는 도전배선을 형성함으로써 안정적인 콘택 특성으로 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전배선 형성방법은,
반도체 기판 상에 게이트를 형성하는 공정과,
상기 게이트와 인접한 반도체 기판에 이온주입공정으로 엔형 또는 피형 불순물 접합영역을 형성하는 공정과,
상기 반도체 기판 전면에 층간절연막을 형성한 후 콘택마스크를 이용한 사진식각공정으로 상기 게이트 및 불순물 접합영역을 각각 노출시키는 제1콘택홀 및 제2콘택홀을 형성하는 공정과,
상기 제1 및 2콘택홀을 포함하는 전체표면상부에 코발트막을 소정두께 형성하는 공정과,
상기 코발트막을 급속 열처리 ( RTP ) 하여 상기 불순물 접합영역과 반응되는 코발트 실리사이드층을 상기 불순물 접합영역 내부에 형성하는 공정과,
상기 코발트막의 미반응된 부분을 제거하는 공정과,
상기 제1콘택홀 및 제2콘택홀을 포함한 전체표면상부에 Ti/TiN 적층구조를 형성하는 공정과,
삭제
상기 제1 및 2콘택홀을 매립하는 도전배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
여기서, 상기 코발트막의 형성공정은 PVD 방법을 이용하여 50 ∼ 150 Å 두께로 형성하는 것과,
상기 코발트막의 급속 열처리 공정은 650 ∼ 750 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제1차 급속 열처리 공정과, 800 ∼ 880 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제2차 급속 열처리 공정을 포함하는 것과,
상기 미반응된 코발트막의 제거 공정은 SC-1 용액을 이용하여 실시하는 것과,
상기 Ti/TiN 적층구조의 형성공정은 PVD 방법을 이용하여 100 ∼ 200 Å 두께로 Ti 막을 형성하고 100 ∼ 400 Å 두께로 TiN 막을 형성하는 것과,
상기 도전배선은 비트라인이나 금속배선인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도로서, 비트라인과 그 하부구조물과의 콘택공정에 관한 것이다.
도 2a를 참조하면, 반도체 기판(11) 상에 활성영역을 정의하는 소자분리막(미도시)을 형성한다.
상기 반도체 기판(11) 상에 게이트산화막(15), 게이트용 폴리실리콘막(17), 텅스텐 실리사이드층(19) 및 하드마스크층(21)의 적층구조를 형성한다.
게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트를 형성한다.
상기 게이트를 마스크로 하여 상기 반도체 기판(11)에 엔형이나 피형 불순물을 이온주입하여 엔형이나 피형 불순물 접합영역(13)을 형성한다.
상기 게이트의 측벽에 절연막 스페이서(23)를 형성한다. 이때, 상기 절연막 스페이서(23)는 전체표면상부에 절연막을 일정두께 형성하고 이를 일정두께 이방성식각하여 형성한 것이다.
그 다음, 전체표면상부를 평탄화시키는 층간절연막(25)을 형성한다.
비트라인 콘택마스크(미도시)를 이용한 사진식각공정으로 상기 층간절연막(25) 및 하드마스크층(21)을 식각하여 상기 텅스텐 실리사이드층(19)을 노출시키는 제1콘택홀(27)을 형성하는 동시에 상기 층간절연막(25)을 식각하여 상기 불순물 접합영역(13)의 반도체 기판(11)을 노출시키는 제2콘택홀(29)을 형성한다.
상기 제1,2콘택홀(27,29) 표면의 자연산화막을 제거한다.
그 다음, 상기 제1,2콘택홀(27,29)을 포함한 전체표면상부에 코발트막(31)을 50 ∼ 150 Å 두께만큼 PVD 방법으로 형성한다. 이때, 상기 코발트막(31)은 코발트막과 티타늄질화막의 적층구조로 형성할 수도 있다.
도 2b를 참조하면, 상기 코발트막(31)을 급속 열처리 ( RTP ) 하여 상기 코발트막(31)과 불순물 접합영역(13)의 경계부에 코발트 실리사이드층(33)을 형성한 다.
이때, 상기 급속 열처리 ( RTP ) 공정은 650 ∼ 750 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제1차 RTP 공정과, 800 ∼ 880 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제2차 RTP 공정으로 실시한다. 여기서, 상기 제1차 RTP 공정은 생략할 수 있다.
도 2c를 참조하면, 상기 코발트막(31)의 미반응된 부분을 SC-1 용액으로 제거한다. 이때, 상기 SC-1 용액은 NH4OH, H2O2 및 H2O 가 혼합된 용액이다.
도 2d를 참조하면, 게이트와 비트라인(미도시) 간의 콘택 저항 안정화를 위하여 상기 제1,2콘택홀(27,29)을 포함한 전체표면상부에 Ti/TiN 적층구조(35)를 PVD 방법으로 형성한다.
이때, 상기 Ti 막은 100 ∼ 200 Å 두께로 형성하고, 상기 TiN 막은 100 ∼ 400 Å 두께로 형성한 것이다.
그 다음, 상기 제1,2콘택홀을 매립하는 텅스텐층(37)을 전체표면상부에 형성한다.
후속 공정으로, 상기 텅스텐층(37)을 패터닝하여 비트라인을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 도전배선 형성방법은, 엔형이나 피형의 불순물 접합영역 내부에 코발트 실리사이드층을 형성하여 콘택 특성을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (8)

  1. 반도체 기판 상에 게이트를 형성하는 공정과,
    상기 게이트와 인접한 반도체 기판에 이온주입공정으로 엔형 또는 피형 불순물 접합영역을 형성하는 공정과,
    상기 반도체 기판 전면에 층간절연막을 형성한 후 콘택마스크를 이용한 사진식각공정으로 상기 게이트 및 불순물 접합영역을 각각 노출시키는 제1콘택홀 및 제2콘택홀을 형성하는 공정과,
    상기 제1 및 2콘택홀을 포함하는 전체표면상부에 코발트막을 소정두께 형성하는 공정과,
    상기 코발트막을 650 ∼ 750 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제1차 급속열처리 공정과,
    800 ∼ 880 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제2차 급속열처리 공정을 수행하여 상기 불순물 접합영역과 반응되는 코발트 실리사이드층을 상기 불순물 접합영역 내부에 형성하는 공정과,
    상기 코발트막의 미반응된 부분을 제거하는 공정과,
    상기 제1콘택홀 및 제2콘택홀을 포함한 전체표면상부에 Ti/TiN 적층구조를 형성하는 공정과,
    상기 제1 및 2콘택홀을 매립하는 도전배선을 형성하는 공정을 포함하는 반도체소자의 도전배선 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 코발트막의 형성공정은 PVD 방법을 이용하여 50 ∼ 150 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 미반응된 코발트막의 제거 공정은 SC-1 용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  6. 제 1 항에 있어서,
    상기 Ti/TiN 적층구조의 형성공정은 PVD 방법을 이용하여 100 ∼ 200 Å 두 께로 Ti 막을 형성하고 100 ∼ 400 Å 두께로 TiN 막을 형성하는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  7. 제 1 항에 있어서,
    상기 도전배선은 비트라인이나 금속배선인 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  8. 반도체 기판 상에 게이트를 형성하는 공정과,
    상기 게이트와 인접한 반도체 기판에 이온주입공정으로 엔형 또는 피형 불순물 접합영역을 형성하는 공정과,
    상기 반도체 기판 전면에 층간절연막을 형성한 후 콘택마스크를 이용한 사진식각공정으로 상기 게이트 및 불순물 접합영역을 각각 노출시키는 제1콘택홀 및 제2콘택홀을 형성하는 공정과,
    상기 제1 및 2콘택홀을 포함하는 전체표면상부에 코발트막 및 티타늄질화막으 적층구조를 소정두께 형성하는 공정과,
    상기 코발트막 및 티타늄질화막의 적층구조를 650 ∼ 750 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제1차 급속열처리 공정과,
    800 ∼ 880 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 제2차 급속열처리 공정을 수행하여 상기 불순물 접합영역과 반응되는 코발트 실리사이드층을 상기 불순물 접합영역 내부에 형성하는 공정과,
    상기 코발트막의 미반응된 부분 및 티타늄질화막을 제거하는 공정과,
    상기 제1콘택홀 및 제2콘택홀을 포함한 전체표면상부에 Ti/TiN 적층구조를 형성하는 공정과,
    상기 제1 및 2콘택홀을 매립하는 도전배선을 형성하는 공정을 포함하는 반도체소자의 도전배선 형성방법.
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