CN100449711C - 硅化金属阻止区的形成方法及半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种硅化金属阻止区的形成方法，包括：在半导体基底上形成图形化的电介质层和多晶硅层；形成硅化金属阻止层；对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；第一干法蚀刻步骤，去除打开区的部分硅化金属阻止层；去除光阻层；第二等向蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层。由于本发明采用两次蚀刻步骤，第一干法蚀刻步骤去除部分硅化金属阻止层，在第二等向蚀刻步骤采用湿法蚀刻工序之前，将深紫外线光阻去除，故可以消除该光阻层由于附着力差而出现脱落(peeling)等现象；从而可以在0.16/0.18μm的逻辑电路的制程中，使深紫外线光阻可以完全适应光刻工艺需要，满足线条越来越细的需求。

Description

硅化金属阻止区的形成方法及半导体器件的制造方法
技术领域
本发明涉及一种半导体逻辑电路(LG)的制造工艺，特别是涉及一种硅化金属阻止区的形成方法，以及应用该工艺的低电阻半导体器件的制造方法。
背景技术
半导体制程所使用的光阻主要是由树脂、感光剂及溶剂所组成，其中树脂主要功能是作为蚀刻或离子植入时的阻障层；感光剂的部分则是照光后反应成易与显影剂反应的化合物，以利显影制程进行；溶剂用来使树脂及感光剂均匀的分散，让光阻涂布制程得以顺利进行。依光源的不同，光阻剂可分为G-line(436nm)、I-line(365nm)与深紫外线光阻剂Deep UV(193-248nm)三大类(简称DUV PR)。
G-line光阻剂随着半导体工艺的发展而逐渐退出了半导体制程，在现有通常的0.16/0.18μm的逻辑电路(LG)的光刻工艺中，一般采用I-line光阻剂，即波长为365nm的紫外线，作为曝光光源。但是由于I-line光阻剂的应用临界在0.3μm线幅制程，在0.16/0.18μm的逻辑电路的制程中，I-line光阻剂无法适应光刻工艺的需要。参照图1，图1a表示正常曝光后的图形，硅化金属阻止层11对称覆盖在多晶硅层12上；图1b表示采用I-line光阻剂出现“窗口漂移”现象后的图形，硅化金属阻止层11相对于多晶硅层12的位置发生了偏移，虚线区域示出了偏移的情况。也就是说，在0.16/0.18μm的逻辑电路的制程中，采用I-line光阻剂，有可能导致曝光后的图形发生“窗口漂移”，进而导致硅化物等沉积在本不需要沉积的位置上，从而导致芯片电路的电性能无法达到要求，出现废品。
因此近几年半导体工业在光阻剂的使用，已经从G-line、I-line的光阻，进入到曝光波长更短的DUV PR深紫外线领域。如何在有限的晶圆上布置更多电路图案，惟有追求更细微的线宽，并朝向愈短曝光波长发展。采用DUV PR深紫外线固然可以解决上述的“窗口漂移”的问题，但是它的使用会带来其他的问题。参照图2，虚线标出的区域示出了光阻层的漂洗脱落(peeling)、偏移现象，以及与正常的光阻层的区别。由于DUV PR深紫外线光阻的附着力(adhesion)相比I-line的光阻来说差了一些，因此，该光阻层有可能无法抵挡一些液态化学品的漂洗过程，而出现脱落(peeling)等毁坏现象，最终无法在其后的蚀刻工艺中起到保护作用。尤其在需要进行湿法蚀刻步骤的制程中更为突出，例如，硅化金属阻止区的制程。中国专利第98116275号申请文件就公开了一种用于深紫外线光刻的层状结构以及形成光刻层状结构的方法，但是仍然没有能够解决深紫外线光阻的附着力差而导致的问题。因此，如何能够在0.16/0.18μm的逻辑电路的制程中，使DUV PR深紫外线光阻可以完全适应光刻工艺，不会出现脱落(peeling)、偏移等现象，是本领域技术人员迫切需要解决的问题之一。
发明内容
鉴于上述问题，本发明所解决的技术问题在于：提供一种能够在0.16/0.18μm的逻辑电路的制程中，使DUV PR深紫外线光阻可以完全适应光刻工艺需要，形成硅化金属阻止区的方法，以及应用该工艺的低电阻半导体器件的制造方法。
为解决上述技术问题，本发明的目的是通过以下技术方案实现的：
一种硅化金属阻止区的形成方法，包括：
在半导体基底上形成图形化的电介质层和多晶硅层；
形成硅化金属阻止层；
对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；
第一干法蚀刻步骤，去除打开区的部分硅化金属阻止层；
去除光阻层；
第二等向蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层。
优选的，所述第二等向蚀刻步骤采用湿法蚀刻。
优选的，所述光阻采用深紫外线光阻剂。
优选的，所述硅化金属阻止层包括富氧硅。
优选的，所述富氧硅层的厚度为200-600埃。
优选的，所述富氧硅层采用化学气相沉积的方式形成。
本发明还公开了一种低电阻半导体器件的制造方法，包括：
在半导体基底上形成图形化的电介质层和多晶硅层；
形成硅化金属阻止层；
对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；
第一干法蚀刻步骤，去除打开区的部分硅化金属阻止层；
去除光阻层；
第二等向蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层；
沉积第一金属层；
热处理形成金属硅化物层；
去除阻止区的硅化金属阻止层上的第一金属层；
在该金属硅化物层上沉积第二金属层。
优选的，所述第一金属层包括钴，第二金属层包括钨。
优选的，所述的低电阻半导体器件的制造方法，在沉积第二金属层之前还包括：在该金属硅化物层上沉积金属氮化物阻挡层。
优选的，在真空、氮气气氛或者空气中热处理形成所述金属硅化物层。
优选的，所述第二等向蚀刻步骤采用湿法蚀刻。
优选的，所述光阻采用深紫外线光阻剂。
优选的，所述硅化金属阻止层包括富氧硅。
优选的，所述富氧硅层的厚度为200-600埃。
从以上技术方案可以得出，与现有技术相比，本发明具有以下的优点：
由于本发明采用两次蚀刻步骤，第一干法蚀刻步骤去除部分硅化金属阻止层，在第二等向蚀刻步骤采用湿法蚀刻工序之前，将深紫外线光阻已经去除(strip)了，所以就不会出现以下问题：该光阻层有可能无法抵挡一些液态化学品的漂洗过程，而出现脱落(peeling)等毁坏现象。从而可以在0.16/0.18μm的逻辑电路的制程中，使DUV PR深紫外线光阻可以完全适应光刻工艺需要，满足线条越来越细的需求。当然，同时需要根据电路需要调整硅化金属阻止层的厚度，以保证形成符合逻辑电路需要的硅化金属阻止区。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是采用I-line光阻剂出现“窗口漂移”现象的对照图；
图2是采用DUV PR深紫外线光阻剂出现漂洗脱落现象的对照图；
图3是采用本发明所述方法形成硅化金属阻止区步骤流程图；
图4是图3所示实施例步骤的剖面示意图；
图5是本发明低电阻半导体器件的制造方法具体实施例的步骤示意图。
具体实施方式
本发明的核心思想在于：在形成硅化金属阻止区的制程中，改进工序的顺序，采用湿法蚀刻工序之前，将深紫外线光阻先行去除(strip)；并通过调整硅化金属阻止层的厚度，保证能够完全去除打开区的硅化金属阻止层，并能够保留足够厚度的阻止区的硅化金属阻止层。从而既满足了0.16/0.18μm制程对线条精细度的需要，又不会发生光阻层漂洗脱落(peeling)、偏移的现象。
参照图3，示出了采用本发明所述方法形成硅化金属阻止区步骤流程图。参照图4，示出了图3所示实施例步骤的剖面示意图，图4包括图4a-图4d。
硅化金属阻止区(salicide block，简称SAB)，用于在该区域内阻止形成金属硅化物(salicide)。金属硅化物实际上是比较薄的一层金属和多晶的合金体，一般采用钛、钴、钨、或者其他混合物，其主要目的是在多晶硅表面生长(或者是淀积)出一层金属-硅的硅化物，目的是降低多晶硅上的电阻率，因为一般实现多晶硅栅极POLY连线的时候，希望多晶硅栅极POLY上的电阻越小越好。但是当芯片上其他区域需要形成电阻或者用于防止静电放电(ElectroStatic Discharge，简称ESD)，则为了提高该区域的电阻和耐压，需要具有比较大的电阻率，故不需要形成金属硅化物(salicide)这一层，SAB的作用就是阻止在需要的区域内形成金属硅化物。
步骤s1，在半导体基底41上形成图形化的电介质层42和多晶硅层43。
参照图4a，所述电介质层42可以为SiO2、SiON、其他高K值材料或者组合，其中K是指介电常数。所述电介质层42的生长方法可以是任何常规真空镀膜技术，比如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等。一般而言，介电常数超过4.0的介质是指高K材料。
步骤s2，形成硅化金属阻止层44。
参照图4a，优选的，所述硅化金属阻止层44包括富氧硅(Si rich oxide，简称SRO)，下面用富氧硅SRO层44进行说明。在富氧硅SRO的表面金属硅化物难以形成或者说易于被清除，所以优选采用富氧硅SRO作为硅化金属阻止层。所述富氧硅SRO层44可以采用物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)、炉管工艺等常用的沉积技术形成。
例如，利用等离子(plasma)使化学气体变成均匀的等离子体，之后反应生成物均匀的沉积在产品表面，用时间控制厚度即可，其中反应气体可以采用SiH4(70-100sccm)，N2O(1000-1500sccm)。富氧硅SRO层44沉积的厚度优选为200-600(埃)，优选的，为350-500
Figure C20061002542000092
(埃)，其厚度应足以抵挡第二蚀刻步骤的湿法蚀刻。
步骤s3，对该硅化金属阻止层44进行曝光、显影，形成打开区46和阻止区47。
参照图4b，为了满足0.16/0.18μm制程对线条精细度的需要，本实施例采用DUV光阻45进行曝光、显影，从而形成打开区46和阻止区47。所述打开区46的光阻经过显影后去除了，该区域的富氧硅SRO层441需要去除，即在该区域需要形成金属硅化物层；所述阻止区47经过显影后的光阻45仍然存在，用以在其后的蚀刻工序中保护该区域的富氧硅SRO层442，从而阻止在该区域形成金属硅化物层。上述曝光、显影，采用现有的常用工艺即可，并且采用不同的光阻剂就会导致不同的曝光、显影工艺参数，因此本发明对具体的工艺参数并不加以限定。本实施例需要阻止区位于源极/漏极的上方。
步骤s4，第一蚀刻步骤，去除打开区46的部分硅化金属阻止层。
参照图4b，优选的，本实施例采用干法蚀刻的方式去除打开区46的部分富氧硅SRO层441。本步骤实际上为一预蚀刻步骤，所述去除部分富氧硅SRO层441，可以根据芯片具体电路的需要以及工艺设备的需要进行预置，具体去除多少厚度的富氧硅SRO层441，本发明不加以限定。
本预蚀刻步骤的目的在于蚀刻去除打开区46的一部分富氧硅SRO层441之后，可以保证打开区46剩余的富氧硅SRO层441的厚度低于阻止区47的富氧硅SRO层442的厚度，从而在其后的蚀刻工序中，可以保证阻止区47的富氧硅SRO层442的厚度满足需要。一般而言，作为硅化金属阻止层的富氧硅SRO层44的厚度为50-300(埃)即可。本预蚀刻步骤工艺的状态以及蚀刻程度的控制可以根据刻蚀时间，等离子体的特定反射波长，激光干涉，以及其它技术来实现。
本步骤所述干法蚀刻(dry etch)可以采用常用工艺即可，优选的，需要达到单向蚀刻(或者非等向性蚀刻)的目的，非等向性蚀刻(Anisotropic Etch)是指横向性蚀刻率很慢或为零，因此，一般用来调控蚀刻截面轮廓(EtchProfile)和线宽(CD Control)等。例如，本步骤可以利用等离子(plasma)物理轰击搭配蚀刻气体的化学作用达到单向蚀刻的目的，蚀刻气体采用CF4(0-30sccm)，CHF3(5-15sccm)即可。
步骤s5，去除光阻层45。
参照图4c，本步骤用于去除覆盖在阻止区47上的光阻层45，由于DUV光阻有可能由于在其后的湿法蚀刻中发生漂洗脱落现象，而无法保护阻止区47的富氧硅SRO层442。因此，本发明改进后的工艺在第二蚀刻步骤之前就去除该光阻层45，可以避免DUV光阻在湿法蚀刻中的漂洗脱落。
根据所采用光阻剂的不同，可以采取不同的去除工艺，本实施例可以采用下述的常用去除(strip)方法：利用等离子(plasma)物理轰击搭配蚀刻气体的化学作用来共同达到单向去胶的目，蚀刻气体采用O2(0-5000sccm)即可。本去除步骤的完成状态可以根据刻蚀时间，等离子体的特定反射波长，激光干涉，以及其它技术来控制确认。
步骤s6，第二蚀刻步骤，当打开区46的剩余的硅化金属阻止层441被完全去除时，停止蚀刻，保留阻止区47的硅化金属阻止层442。
参照图4d，第二蚀刻步骤用于去除打开区46剩余的富氧硅SRO层441，并且需要保留阻止区47的硅化金属阻止层442在合适的厚度内。由于金属硅化物一般形成在多晶硅栅极POLY43上，所以打开区中一般都会包括栅极43，而栅极43的侧壁和顶部都覆盖有富氧硅SRO层，为了完全去除打开区46剩余的富氧硅SRO层441，则优选的采用等向蚀刻(Isotropic Etch)技术，等向性蚀刻表示横向和纵向之蚀刻率相同。
常用的等向性蚀刻技术为湿法蚀刻，本实施例就可以利用化学液体浸泡产品通过化学反应达到等向蚀刻的目的，例如，采用HF溶液进行湿法蚀刻，HF溶液的配比为，氢氟酸∶去离子水＝1∶100。蚀刻工艺的完成可以通过蚀刻时间进行控制，固然在本蚀刻步骤中，阻止区47的富氧硅SRO层442也会被部分去除，但是由于在第一蚀刻步骤中，打开区46的富氧硅SRO层441已经被去除了一部分，所以当打开区46剩余的富氧硅SRO层441完全被去除时，阻止区47的富氧硅SRO层442仍然保留了足够的厚度。表1是本实施例完成前后，通过电子显微镜测量得到的数据，从表1中可以得出，本发明可以很好的满足阻止区对富氧硅SRO层的需要。
表1蚀刻前后富氧硅SRO层的厚度比较
参照图5，是本发明低电阻半导体器件的制造方法具体实施例的步骤示意图，包括以下步骤：
步骤51，在半导体基底上形成图形化的电介质层和多晶硅层；
步骤52，形成硅化金属阻止层；
步骤53，对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；
步骤54，第一蚀刻步骤，去除打开区的部分硅化金属阻止层；
步骤55，去除光阻层；
步骤56，第二蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层；
所述第一蚀刻步骤采用干法蚀刻，第二蚀刻步骤采用湿法蚀刻。所述光阻采用深紫外线光阻剂。所述硅化金属阻止层包括富氧硅。所述富氧硅层的厚度为200-600埃。步骤51-步骤56可以采用图3和图4所述的方法中的相同步骤，在此不再赘述。
步骤57，沉积第一金属层；
一般的，可以沉积金属钛(Ti)、钴(Co)或者钨(W)，用来降低连接位置的接触电阻。
步骤58，热处理形成金属硅化物层；
一般的，可以在真空、氮气气氛或者空气中进行热处理(例如，退火annealing或者离子驱入drive in)，以引起第一金属层与多晶硅层发生反应，形成所述金属硅化物层。
步骤59，去除阻止区的硅化金属阻止层上的第一金属层；
由于阻止区上仍然保留了硅化金属阻止层，而沉积在其上的第一金属层难以与其发生反应，并且非常易于去除其上的第一金属层。例如，通过选择性腐蚀去除未反应的第一金属层，采用化学溶剂APM(氨水和双氧水混合)或者SPM(硫酸和双氧水混合)等即可实现。当然，也可以采用其他蚀刻方法，例如，中国专利第02112151.6号申请文件公开的一种干法去除硅化物形成过程中多余金属的方法。
对于热处理形成金属硅化物层，也可以采用两步热处理形成低电阻金属硅化物层的方法，即先进行较低温度的快速热退火，再进行较高温度的快速热退火。
步骤510，在该金属硅化物层上沉积第二金属层。
可以通过溅射、CVD或者ALD等工艺，在该金属硅化物层上沉积大约300-500埃厚度的第二金属互连层，第二金属层可以采用钛(Ti)、钴(Co)或者钨(W)，可以与金属硅化物中的金属相同；从而完成金属与多晶硅层的低电阻互连。当然，在沉积第二金属互连层之前，还可以先沉积一氧化层，在该氧化层上蚀刻形成接触孔，用于定位金属互连的位置，该步骤可以采用现有的技术工艺，本发明不再赘述。
优选的，在沉积第二金属层之前还可以先在该金属硅化物层上沉积金属氮化物阻挡层，用以阻止多晶硅层与第二金属层之间的反应，因为二者之间的反应不可避免的会增加栅极结构的方阻。
以上对本发明所提供的一种硅化金属阻止区的形成方法及半导体器件的制造方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (14)

1、一种硅化金属阻止区的形成方法，其特征在于，包括：
在半导体基底上形成图形化的电介质层和多晶硅层；
形成硅化金属阻止层；
对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；
第一干法蚀刻步骤，去除打开区的部分硅化金属阻止层；
去除光阻层；
第二等向蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层。
2、如权利要求1所述的硅化金属阻止区的形成方法，其特征在于，所述第二等向蚀刻步骤采用湿法蚀刻。
3、如权利要求1所述的硅化金属阻止区的形成方法，其特征在于，所述光阻采用深紫外线光阻剂。
4、如权利要求1所述的硅化金属阻止区的形成方法，其特征在于，所述硅化金属阻止层包括富氧硅。
5、如权利要求4所述的硅化金属阻止区的形成方法，其特征在于，所述富氧硅层的厚度为200-600埃。
6、如权利要求4所述的硅化金属阻止区的形成方法，其特征在于，所述富氧硅层采用化学气相沉积的方式形成。
7、一种低电阻半导体器件的制造方法，其特征在于，包括：
在半导体基底上形成图形化的电介质层和多晶硅层；
形成硅化金属阻止层；
对该硅化金属阻止层进行曝光、显影，形成打开区和阻止区；
第一干法蚀刻步骤，去除打开区的部分硅化金属阻止层；
去除光阻层；
第二等向蚀刻步骤，当打开区的剩余的硅化金属阻止层被完全去除时，停止蚀刻，保留阻止区的硅化金属阻止层；
沉积第一金属层；
热处理形成金属硅化物层；
去除阻止区的硅化金属阻止层上的第一金属层；
在该金属硅化物层上沉积第二金属层。
8、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于：所述第一金属层包括钴，第二金属层包括钨。
9、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于，沉积第二金属层之前还包括：在该金属硅化物层上沉积金属氮化物阻挡层。
10、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于，在真空、氮气气氛或者空气中热处理形成所述金属硅化物层。
11、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于，所述第二等向蚀刻步骤采用湿法蚀刻。
12、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于，所述光阻采用深紫外线光阻剂。
13、如权利要求7所述的低电阻半导体器件的制造方法，其特征在于，所述硅化金属阻止层包括富氧硅。
14、如权利要求13所述的低电阻半导体器件的制造方法，其特征在于，所述富氧硅层的厚度为200-600埃。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101806998B (zh) * 2010-03-15 2012-05-09 彩虹集团公司 硅基电润湿微显示器件下基板的制作方法
CN102446734A (zh) * 2010-10-14 2012-05-09 上海华虹Nec电子有限公司 栅极结构及方法
CN102456557A (zh) * 2010-10-18 2012-05-16 中芯国际集成电路制造(上海)有限公司 金属硅化物的形成方法
CN102915918B (zh) * 2011-08-04 2016-04-06 无锡华润上华半导体有限公司 金属硅化物形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01297822A (ja) * 1988-05-25 1989-11-30 Matsushita Electron Corp 半導体装置の製造方法
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
CN1213789A (zh) * 1997-09-30 1999-04-14 西门子公司 改进的深紫外线光刻技术
CN1233075A (zh) * 1998-04-17 1999-10-27 塞姆特里克斯公司 采用干法和湿法腐蚀制造铁电集成电路的方法
TW440933B (en) * 1999-10-25 2001-06-16 United Microelectronics Corp Manufacturing method of silicide
CN1591829A (zh) * 2003-08-28 2005-03-09 力晶半导体股份有限公司 自动对准金属硅化物制造方法
CN1638064A (zh) * 2003-12-24 2005-07-13 海力士半导体有限公司 半导体器件的导线形成方法
JP2006049921A (ja) * 2000-03-28 2006-02-16 Toshiba Corp 固体撮像装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01297822A (ja) * 1988-05-25 1989-11-30 Matsushita Electron Corp 半導体装置の製造方法
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
CN1213789A (zh) * 1997-09-30 1999-04-14 西门子公司 改进的深紫外线光刻技术
CN1233075A (zh) * 1998-04-17 1999-10-27 塞姆特里克斯公司 采用干法和湿法腐蚀制造铁电集成电路的方法
TW440933B (en) * 1999-10-25 2001-06-16 United Microelectronics Corp Manufacturing method of silicide
JP2006049921A (ja) * 2000-03-28 2006-02-16 Toshiba Corp 固体撮像装置及びその製造方法
CN1591829A (zh) * 2003-08-28 2005-03-09 力晶半导体股份有限公司 自动对准金属硅化物制造方法
CN1638064A (zh) * 2003-12-24 2005-07-13 海力士半导体有限公司 半导体器件的导线形成方法

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