KR20090009388A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 식각공정에 의한 얼라인키 형성시 굴곡에 의한 패터닝의 어려움을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 식각대상층을 형성하는 단계; 상기 식각대상층의 일부지역에 불순물을 도핑하여 얼라인키를 형성하는 단계; 상기 식각대상층 상에 감광막을 코팅하는 단계; 상기 얼라인키를 사용하여 상기 감광막을 노광 및 현상으로 패터닝하는 단계; 상기 감광막을 이용하여 상기 식각대상층을 식각하는 단계를 포함하여 식각공정없이 불순물의 도핑공정으로 얼라인키를 형성함으로써 안정적인 감광막 패터닝을 가능하게 하는 효과가 있다.
불순물 도핑, 얼라인키, 도핑영역
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 얼라인키 형성방법에 관한 것이다.
반도체 소자의 패턴을 형성하는데 있어서 패터닝을 위해 리소그래피공정(Lithography)을 사용하는데, 이중에 정렬/노광 작업은 박막의 패턴 위치를 결정하고 자외선을 이용하여 감광막을 도포하는 작업을 말한다. 여기서, 적층되어 박막에 얼라인을 하기 위해서는 전(前)공정에서 형성되는 얼라인키(Align key)를 이용하여 정렬을 하는데 통상 얼라인키는 식각공정을 실시하여 식각에 의해 발생되는 단차와 그 단차에 빛을 조사하므로써 나타나는 빛의 세기를 신호로 하여 정렬을 실시한다.
한편, 게이트 공정 진행 시 게이트산화막의 손상을 방지하기 위해 하부의 게이트산화막과의 선택비를 확보하도록 일정 높이의 폴리실리콘전극을 적용하고 있다. 이 경우, 게이트패턴을 형성하기 위해 폴리실리콘전극 상에 게이트전극 및 하 드마스크질화막을 적층한 후 감광막을 이용한 패터닝을 진행할 때, 폴리실리콘전극이 빛을 투과하지 않기 때문에 하부의 얼라인키를 이용하여 패터닝을 할 수 없다. 따라서, 추가로 얼라인키 부분을 패터닝 및 식각하여 얼라인키를 오픈한 후 게이트 전극 및 하드마스크를 적층하고 있다.
그러나, 최근 소자의 고 집적에 따라서 식각에 의하여 형성된 얼라인키는 식각되지 않은 폴리실리콘전극과의 단차를 가지게 되고, 상부에 텅스텐 또는 텅스텐 실리사이드등의 게이트전극 물질 증착 및 하드마스크질화막 증착 후에 굴곡이 형성된다. 이러한 굴곡에 의하여 빛의 반사 정도가 틀려지고, 이로 인해 정렬이 어려워 패터닝이 어려운 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 식각공정에 의한 얼라인키 형성시 굴곡에 의한 패터닝의 어려움을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판 상에 식각대상층을 형성하는 단계; 상기 식각대상층의 일부지역에 불순물을 도핑하여 얼라인키를 형성하는 단계; 상기 식각대상층 상에 감광막을 코팅하는 단계; 상기 얼라인키를 사용하여 상기 감광막을 노광 및 현상으로 패터닝하는 단계; 상기 감광막을 이용하여 상기 식각대상층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 게이트패턴 제조방법은 기판 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 일부지역에 불순물을 도핑하여 얼라인키를 형성하는 단계; 상기 폴리실리콘층 상에 금속계 도전층을 형성하는 단계; 상기 금속계 도전층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 감광막을 코팅하는 단계; 상기 얼라인키를 이용하여 상기 감광막을 노광 및 현상으로 패터닝하는 단계; 상기 감광막을 이용하여 상기 하드마스크층, 금속계 도전층 및 폴리실리콘층을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 불순물을 도핑하는 단계는, 플라즈마 도핑 또는 클러스터 이온주입으로 실시하되, 적어도 5keV이상(5keV∼10keV)의 에너지에서 적어도 0.5×104atoms/㎠이상(0.5×104atoms/㎠∼5×105atoms/㎠)의 도즈로 실시하고, 3가 이온, 5가 이온, 보론화합물 및 인화합물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 식각공정없이 불순물의 도핑공정으로 얼라인키를 형성함으로써 안정적인 감광막 패터닝을 가능하게 하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있고, 패턴 예정 지역과 얼라인을 위한 얼라인영역을 가질 수 있다. 또한, 게이트절연막(12)은 산화막일 수 있고, 산화막은 열산화막 또는 플라즈마산화막일 수 있다.
이어서, 게이트절연막(12) 상에 폴리실리콘층(13)을 형성한다. 폴리실리콘층(13)은 후속 게이트패턴 형성시 하부 게이트절연막(12)과의 선택비를 높여서 게이트절연막이 식각에 의해 손실되는 것을 방지하기 위해 형성할 수 있다. 그러나, 폴리실리콘층(13)의 경우 빛을 투과하지 않기 때문에 후속 감광막 패터닝시 하부의 얼라인키를 이용하여 패터닝을 할 수 없다. 따라서, 본 실시예에서는 폴리실리콘층(13)의 일부지역에 불순물을 도핑하여 얼라인키(Align Key)를 형성하고, 이에 대하여 후술하기로 한다.
이어서, 폴리실리콘층(13) 상에 제1감광막패턴(14)을 형성한다. 제1감광막패턴(14)은 폴리실리콘층(13) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 패터닝하여 얼라인키 예정지역이 오픈되도록 패터닝하여 형성할 수 있다. 이때, 오픈되는 얼라인키 예정지역은 얼라인영역에 존재한다.
이어서, 제1감광막패턴(14)에 의해 오픈된 폴리실리콘층(13)에 불순물을 도핑하여 도핑영역(15)을 형성한다. 불순물의 도핑은 플라즈마 도핑(Plasma Doping) 또는 클러스터 이온주입(Cluster Ion Implant)으로 실시할 수 있다. 또한, 불순물의 도핑은 적어도 5keV이상의 에너지(5keV∼10keV)에서 적어도 0.5×104atoms/㎠이상의 도즈(0.5×104atoms/㎠∼5×105atoms/㎠)로 실시할 수 있고, 이때, 불순물은 3가 이온 또는 5가 이온을 사용하거나, 보론화합물(BxHy, BxFy)(x,y는 조성비) 또는 인화합물을 사용할 수 있다. 보론화합물로는 예컨대, B2H6 또는 BF3를 사용할 수 있다.
위와 같이, 불순물의 도핑에 의해 형성된 도핑영역(15)은 불순물이 도핑되지 않은 영역과 빛을 산란시키는 양 또는 각도가 달라진다. 이에 따라, 광원을 이용하여 일정 패턴을 지표로 패터닝을 진행하는 감광막 정렬시 일정 패턴을 구별하여 웨이퍼를 얼라인 하는 얼라인키(Align Key)로 사용할 수 있다.
한편, 불순물 도핑을 플라즈마 도핑으로 실시하는 경우, 폴리실리콘층(13)의 막 내 뿐 아니라, 표면에도 일부 이온이 증착될 수 있으나, 표면에 증착되는 이온층의 경우 그 두께가 50Å을 넘지 않기 때문에(10Å∼50Å) 그 정도가 매우 미미하여 폴리실리콘층(13)의 단차는 여전히 허용되지 않는다. 따라서, 도핑영역(15)을 얼라인키로 사용하는데 영향을 미치지 않는다.
이와 같이, 폴리실리콘층(13)을 식각하지 않고 불순물을 도핑하여 형성된 도핑영역(15)을 얼라인키로 사용하면, 폴리실리콘층(13)을 식각하여 얼라인키를 형성할때 발생하는 단차를 방지할 수 있기 때문에 상부에 게이트 전극층 또는 하드마스크층의 증착 후에도 굴곡에 의한 패터닝의 영향을 받지 않고 안정적인 패터닝을 실시할 수 있다.
도 1b에 도시된 바와 같이, 제1감광막패턴(14)을 제거한다. 제1감광막패턴(14)의 제거는 산소 스트립공정으로 실시할 수 있다.
이어서, 폴리실리콘층(13) 상에 게이트 전극층(16)과 하드마스크층(17)을 적 층한다. 게이트 전극층(16)은 후속 게이트 전극으로 사용하기 위한 것으로, 금속 또는 금속실리사이드로 형성할 수 있고, 금속은 텅스텐일 수 있고, 금속실리사이드는 텅스텐실리사이드일 수 있다. 또한, 하드마스크층(17)은 후속 게이트패터닝시 게이트 전극의 식각배리어 및 콘택홀 형성시 게이트 전극을 보호하기 위한 것으로 질화막으로 형성할 수 있다.
이어서, 패턴 예정 지역의 폴리실리콘층(13) 상에 제2감광막패턴(18)을 형성한다. 제2감광막패턴(18)은 폴리실리콘층(13) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴 영역을 정의하도록 패터닝하여 형성할 수 있다.
특히, 제2감광막패턴(18)을 형성하기 위한 패터닝시 폴리실리콘층(13)에 형성된 도핑영역(15)을 얼라인키로 패터닝을 진행하는데, 이때 폴리실리콘층(13)의 단차를 허용하지 않으면서도 불순물의 도핑에 의해 빛의 반사 및 산란 정도가 다른 것을 이용하여 안정적인 패터닝을 할 수 있다.
도 1c에 도시된 바와 같이, 제2감광막패턴(18)을 식각배리어로 하드마스크층(17)을 식각하고, 하드마스크층(17)을 배리어로 게이트 전극층(16) 및 폴리실리콘층(13)을 식각하여 게이트패턴을 형성한다. 즉, 게이트패턴은 폴리실리콘전극(13A), 게이트 전극(16A)과 게이트하드마스크(17A)의 적층구조로 형성될 수 있다.
이때, 얼라인영역은 모두 오픈될 수 있다. 이는, 얼라인영역의 경우 게이트패턴의 형성을 위한 감광막 패터닝시 얼라인을 위해 형성된 부분으로 게이트패턴이 형성된 후에는 불필요한 존재가 되며, 잔류하게 되면 후속 공정에서 파티클 소 스(Particle Source)로 작용할 수 있기 때문이다.
도 2는 플라즈마 도핑 후 이온층을 나타내는 TEM사진이다.
도 2를 참조하면, 불순물이 도핑된 폴리실리콘층(a)과 패터닝에 의해 도핑되지 않은 폴리실리콘층(b)을 비교할 수 있다. 감광막패턴을 이온주입 배리어로 형성하여 폴리실리콘층의 일부지역에 플라즈마 도핑을 실시하면 플라즈마 도핑의 특성상 폴리실리콘층의 표면에도 불순물이 쌓여 이온층이 형성될 수 있고, 감광막패턴에 의해 도핑되지 않은 지역은 폴리실리콘층이 그대로 잔류하게 된다.
위와 같이, 폴리실리콘층 상에 형성된 이온층은 후속 게이트패턴을 위한 감광막 패터닝시 도핑되지 않은 폴리실리콘층과 빛의 반사 및 산란의 정도가 달라 얼라인키 역할을 할 수 있다.
한편, 본실시예는 게이트패턴을 위한 감광막의 패터닝을 설명하였으나, 게이트 패턴 외에 얼라인키를 이용하는 다른 패턴형성을 위한 감광막의 패터닝에도 적용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도,
도 2는 플라즈마 도핑 후 이온층을 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트절연막
13 : 폴리실리콘층 14 : 제1감광막패턴
15 : 도핑영역 16 : 게이트 전극층
17 : 하드마스크층 18 : 제2감광막패턴
Claims (12)
- 기판 상에 식각대상층을 형성하는 단계;상기 식각대상층의 일부지역에 불순물을 도핑하여 얼라인키를 형성하는 단계;상기 식각대상층 상에 감광막을 코팅하는 단계;상기 얼라인키를 사용하여 상기 감광막을 노광 및 현상으로 패터닝하는 단계; 및상기 감광막을 이용하여 상기 식각대상층을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 얼라인키를 형성하는 단계는,상기 식각대상층 상에 마스크패턴을 형성하는 단계; 및상기 마스크패턴을 이온주입배리어로 상기 식각대상층에 불순물을 도핑하는 단계를 포함하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 불순물을 도핑하는 단계는,플라즈마 도핑 또는 클러스터 이온주입으로 실시하는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 불순물을 도핑하는 단계는,적어도 5keV이상(5keV∼10keV)의 에너지에서 적어도 0.5×104atoms/㎠이상(0.5×104atoms/㎠∼5×105atoms/㎠)의 도즈로 실시하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 불순물을 도핑하는 단계는,3가 이온, 5가 이온, 보론화합물 및 인화합물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 진행하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 식각대상층은 폴리실리콘인 반도체 소자의 제조방법.
- 기판 상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층의 일부지역에 불순물을 도핑하여 얼라인키를 형성하는 단계;상기 폴리실리콘층 상에 금속계 도전층을 형성하는 단계;상기 금속계 도전층 상에 하드마스크층을 형성하는 단계;상기 하드마스크층 상에 감광막을 코팅하는 단계;상기 얼라인키를 이용하여 상기 감광막을 노광 및 현상으로 패터닝하는 단계; 및상기 감광막을 이용하여 상기 하드마스크층, 금속계 도전층 및 폴리실리콘층을 식각하여 게이트패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트패턴 제조방법.
- 제7항에 있어서,상기 얼라인키를 형성하는 단계는,상기 식각대상층 상에 마스크패턴을 형성하는 단계; 및상기 마스크패턴을 이온주입배리어로 상기 식각대상층에 불순물을 도핑하는 단계를 포함하는 반도체 소자의 게이트패턴 제조방법.
- 제8항에 있어서,상기 불순물을 도핑하는 단계는,플라즈마 도핑 또는 클러스터 이온주입으로 실시하는 반도체 소자의 제조방법.
- 제9항에 있어서,상기 불순물을 도핑하는 단계는,적어도 5keV이상(5keV∼10keV)의 에너지에서 적어도 0.5×104atoms/㎠이상(0.5×104atoms/㎠∼5×105atoms/㎠)의 도즈로 실시하는 반도체 소자의 게이트패턴 제조방법.
- 제10항에 있어서,상기 불순물을 도핑하는 단계는,3가 이온, 5가 이온, 보론화합물 및 인화합물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 진행하는 반도체 소자의 게이트패턴 제조방법.
- 제7항에 있어서,상기 금속계 도전층은 텅스텐막 또는 텅스텐실리사이드막인 반도체 소자의 게이트패턴 제조방법.
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| KR1020070072607A KR20090009388A (ko) | 2007-07-20 | 2007-07-20 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090009388A true KR20090009388A (ko) | 2009-01-23 |
Family
ID=40489143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070072607A KR20090009388A (ko) | 2007-07-20 | 2007-07-20 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090009388A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105047547A (zh) * | 2015-07-08 | 2015-11-11 | 泰科天润半导体科技（北京）有限公司 | 一种用于碳化硅器件的对准标记及其制备方法 |
| CN109449139A (zh) * | 2018-09-27 | 2019-03-08 | 全球能源互联网研究院有限公司 | 半导体器件及定位标记的制备方法 |
| US11411004B2 (en) | 2019-10-30 | 2022-08-09 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
-
2007
- 2007-07-20 KR KR1020070072607A patent/KR20090009388A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105047547A (zh) * | 2015-07-08 | 2015-11-11 | 泰科天润半导体科技（北京）有限公司 | 一种用于碳化硅器件的对准标记及其制备方法 |
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