KR100486755B1 - 반도체 메모리장치의 미세배선 형성방법 - Google Patents

반도체 메모리장치의 미세배선 형성방법 Download PDF

Info

Publication number
KR100486755B1
KR100486755B1 KR10-2000-0082176A KR20000082176A KR100486755B1 KR 100486755 B1 KR100486755 B1 KR 100486755B1 KR 20000082176 A KR20000082176 A KR 20000082176A KR 100486755 B1 KR100486755 B1 KR 100486755B1
Authority
KR
South Korea
Prior art keywords
forming
oxide film
nitride film
memory device
semiconductor memory
Prior art date
Application number
KR10-2000-0082176A
Other languages
English (en)
Other versions
KR20020052739A (ko
Inventor
최성곤
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2000-0082176A priority Critical patent/KR100486755B1/ko
Publication of KR20020052739A publication Critical patent/KR20020052739A/ko
Application granted granted Critical
Publication of KR100486755B1 publication Critical patent/KR100486755B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 메모리장치의 미세배선 형성방법에 있어서, 실리콘기판상에 열산화막 형성하는 단계와; 상기 열산화막상에 질화막을 형성하는 단계; 상기 기판의 소정부분이 노출되도록 상기 질화막을 소정패턴으로 패터닝하는 단계; 상기 질화막패턴의 측면에 CVD산화막 스페이서를 형성하는 단계; 상기 노출된 기판부위에 이온주입을 실시하여 매립된 형태의 비트라인을 형성하는 단계; 및 상기 산화막 및 질화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 메모리장치의 미세배선 형성방법{Method for fabricating fine conducting lines of semiconductor memory device}
본 발명은 반도체 메모리장치의 미세 배선 형성방법에 관한 것으로, 특히 반도체 메모리의 칩크기를 극소화할 수 있는 메모리 셀의 배선 형성방법에 관한 것이다.
잘 알려진 바와 같이, 메모리는 셀 트랜지스터의 일측(소스 또는 드레인)에 데이터의 입출력을 위한 비트라인이 연결되고, 비트라인패턴은 셀 트랜지스터 및 층간절연막이 형성된 기판 구조 상에 비트라인용 도전층이 증착된 다음, 이의 패터닝(포토리소그래피 공정에 의한 마스크 및 식각 공정)에 의해 패턴된다. 아울러, 비트라인용 도전층은 비트라인뿐만 아니라 접지선용으로도 패턴된다.한편, 종래기술과 같이 증착된 박막을 마스크 및 식각 공정에 의해 패터닝하는 것에 의해 비트라인과 접지선을 형성하는 경우, 패턴된 각 배선의 크기가 크기 때문에 메모리 밀도가 커질수록 칩의 크기가 커질 수 밖에 없다.
또한, 배선의 폭과 간격의 한계가 스테퍼(포토리소그래피 공정 수행을 위한 노광장비)의 해상력에 좌우되기 때문에 미세 선폭을 제조하기 위해서는 높은 수준의 스테퍼를 사용해야 한다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 마스크 및 식각 공정으로 비트라인 또는 접지선을 패터닝하지 않고 이온주입으로 기판 내에 매립된 배선구조로 비트라인 또는 접지선을 형성하며, 매립된 배선구조로 비트라인을 형성할 때 이온주입 배리어로서 CVD산화막 측벽을 이용하여 매립 배선간 간격을 축소시키므로써 칩 크기를 극소화할 수 있도록 하는 반도체 메모리장치의 미세 배선 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 메모리장치의 미세배선 형성방법에 있어서, 실리콘기판상에 열산화막 형성하는 단계와; 상기 열산화막상에 질화막을 형성하는 단계; 상기 기판의 소정부분이 노출되도록 상기 질화막을 소정패턴으로 패터닝하는 단계; 상기 질화막패턴의 측면에 CVD산화막 스페이서를 형성하는 단계; 상기 노출된 기판부위에 이온주입을 실시하여 매립된 형태의 배선을 형성하는 단계; 및 상기 산화막 및 질화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1 내지 도5에 본 발명의 일실시예에 의한 반도체 메모리장치의 메모리소자의 비트라인 또는/및 접지라인 형성방법을 공정순서에 따라 단면도로 나타내었다.
먼저, 도1을 참조하면, 실리콘기판(1)상에 열산화막(2)을 약 130Å두께로 형성하고, 이위에 질화막(3)을 약 1000Å두께로 형성한 다음, 그위에 비트라인패턴 형성을 위한 마스크작업을 실시하여 소정의 포토레지스트패턴(4)을 형성한다.
이어서 도2에 나타낸 바와 같이 상기 포토레지스트패턴을 마스크로 하여 상기 질화막(3)을 식각하여 비트라인이 형성될 기판부위를 노출시키는 질화막패턴을 형성한 후, 이 질화막패턴의 측면에 CVD산화막으로서 HLD산화막으로 된 스페이서(5)를 형성한다. 이어서 비트라인 및 접지라인을 기판내에 형성하기 위한 이온주입(6)을 행하는바, 75As+ 이온을 30KeV의 가속에너지로 2.0E15의 주입량으로 주입하고, 도3에 나타낸 바와 같이 상기 HLD산화막 스페이서(5)를 제거한 후, 어닐링 및 산화공정을 실시하여 기판에 매립된 비트라인 또는/및 접지라인(8)을 형성한다. 이 때의 산화 공정에 의해 실리콘기판(1)에는 국부적으로 산화막(9)이 일정두께 성장된다.
이어서 도4에 나타낸 바와 같이 상기 산화막(2) 및 질화막(3)을 습식방법으로 제거한 후, 도5에 나타낸 바와 같이 매립 비트라인 또는/및 접지라인(8)이 형성된 기판상에 게이트산화막(10)을 형성하고 이위에 게이트 형성용 폴리실리콘(11)을 증착한다.
상기 공정에 있어서, 상기 질화막패턴의 폭/간격을 0.35㎛/0.30㎛로 가공하고, 그 측벽의 스페이서(5)를 0.12㎛의 폭으로 형성하면 이에 따라 형성되는 비트라인의 폭/간격은 0.23㎛/0.42㎛가 되므로 노광장비의 해상력을 높은 수준으로 올리지 않더라도 미세선폭의 비트라인을 형성할 수 있게 된다.
또한, 비트라인간 간격이 셀 트랜지스터의 채널길이에 상응하게 되는데, 이럴 경우 산화막 스페이서의 두께를 조절하면 비트라인간 간격이 조절되고 이에 따라 셀 트랜지스터의 채널길이도 조절할 수 있게 된다. 그러므로 산화막스페이서의 두께를 이용하여 비트라인간 간격에 대한 셀 트랜지스터 채널특성을 독립적으로 유지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 노광장비의 해상력을 높이지 않고도 미세선폭의 비트라인을 형성할 수 있으며, 이에 따라 칩 크기를 감소시킬 수 있어 가격 경쟁력 및 공정 경쟁력을 확보할 수 있게 된다. 또한, 산화막스페이서의 두께를 이용하여 비트라인간 간격에 대한 셀 트랜지스터 채널특성을 독립적으로 유지할 수 있다.
도1 내지 도5는 본 발명에 의한 반도체 메모리장치의 비트라인 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 열산화막
3 : 질화막 4 : 포토레지스트패턴
5 : CVD산화막 스페이서 8 : 비트라인
9 : 산화막 10 : 게이트산화막
11 : 게이트 형성용 폴리실리콘

Claims (2)

  1. 반도체 메모리장치의 미세배선 형성방법에 있어서,
    실리콘기판상에 열산화막 형성하는 단계와;
    상기 열산화막상에 질화막을 형성하는 단계;
    상기 기판의 소정부분이 노출되도록 상기 질화막을 소정패턴으로 패터닝하는 단계;
    상기 질화막패턴의 측면에 CVD산화막 스페이서를 형성하는 단계;
    상기 노출된 기판부위에 이온주입을 실시하여 매립된 형태의 비트라인을 형성하는 단계; 및
    상기 산화막 및 질화막을 제거하는 단계
    를 포함하여 이루어진 반도체 메모리장치의 미세 배선 형성방법.
  2. 제1항에 있어서,
    상기 질화막패턴 측벽에 형성된 CVD산화막 스페이서의 두께로 상기 비트라인의 선폭을 조절하는 것을 특징으로 하는 반도체 메모리장치의 미세 배선 형성방법.
KR10-2000-0082176A 2000-12-26 2000-12-26 반도체 메모리장치의 미세배선 형성방법 KR100486755B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0082176A KR100486755B1 (ko) 2000-12-26 2000-12-26 반도체 메모리장치의 미세배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0082176A KR100486755B1 (ko) 2000-12-26 2000-12-26 반도체 메모리장치의 미세배선 형성방법

Publications (2)

Publication Number Publication Date
KR20020052739A KR20020052739A (ko) 2002-07-04
KR100486755B1 true KR100486755B1 (ko) 2005-05-03

Family

ID=27686123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0082176A KR100486755B1 (ko) 2000-12-26 2000-12-26 반도체 메모리장치의 미세배선 형성방법

Country Status (1)

Country Link
KR (1) KR100486755B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051469A (en) * 1998-04-18 2000-04-18 United Semiconductor Corp. Method of fabricating bit line
KR20000028668A (ko) * 1998-10-29 2000-05-25 포만 제프리 엘 반도체 기판상에 피쳐, 매립 비트라인, 매립 플레이트,수평 표면 스페이서를 형성하는 방법
JP2000223675A (ja) * 1999-01-28 2000-08-11 Internatl Business Mach Corp <Ibm> 縦型半導体メモリデバイス内に埋込みビットラインを形成する方法および縦型半導体メモリデバイス
US6153471A (en) * 1999-03-29 2000-11-28 United Semiconductor Corp. Method of fabricating flash memory
KR20010064557A (ko) * 1999-12-29 2001-07-09 박종섭 마스크롬 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051469A (en) * 1998-04-18 2000-04-18 United Semiconductor Corp. Method of fabricating bit line
KR20000028668A (ko) * 1998-10-29 2000-05-25 포만 제프리 엘 반도체 기판상에 피쳐, 매립 비트라인, 매립 플레이트,수평 표면 스페이서를 형성하는 방법
JP2000223675A (ja) * 1999-01-28 2000-08-11 Internatl Business Mach Corp <Ibm> 縦型半導体メモリデバイス内に埋込みビットラインを形成する方法および縦型半導体メモリデバイス
US6153471A (en) * 1999-03-29 2000-11-28 United Semiconductor Corp. Method of fabricating flash memory
KR20010064557A (ko) * 1999-12-29 2001-07-09 박종섭 마스크롬 제조방법

Also Published As

Publication number Publication date
KR20020052739A (ko) 2002-07-04

Similar Documents

Publication Publication Date Title
KR0161731B1 (ko) 반도체소자의 미세콘택 형성방법
KR19980054327A (ko) 반도체 소자 및 그 제조방법
KR100876806B1 (ko) 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법
KR100438403B1 (ko) 플랫 셀 메모리 소자의 제조방법
KR100486755B1 (ko) 반도체 메모리장치의 미세배선 형성방법
KR100688749B1 (ko) 반도체 소자의 콘택 전극 형성 방법
KR100470721B1 (ko) 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법
KR100735627B1 (ko) 반도체 소자의 게이트 구조 및 그 형성 방법
KR100226739B1 (ko) 반도체 소자의 제조방법
KR20020066585A (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100327659B1 (ko) 반도체소자의트랜지스터형성방법
KR100314810B1 (ko) 대머신 게이트를 적용한 반도체 소자 제조방법
KR100356481B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100336766B1 (ko) 모스 트랜지스터 제조방법
KR100280522B1 (ko) 반도체 메모리 제조방법
KR20020058512A (ko) 반도체 소자의 제조 방법
KR100313786B1 (ko) 반도체 메모리의 플러그 제조방법
KR101119139B1 (ko) 반도체 소자 및 그의 형성 방법
KR100687849B1 (ko) 반도체 메모리 소자의 제조방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR100338095B1 (ko) 반도체소자의콘택홀형성방법
KR100260488B1 (ko) 전계 효과 트랜지스터 제조방법
KR100277892B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100252892B1 (ko) 반도체소자의 배선 형성방법
KR100331859B1 (ko) 비휘발성 메모리 셀 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080317

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee