KR100313786B1 - 반도체 메모리의 플러그 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 종래 반도체 메모리의 플러그 제조방법은 반도체 메모리의 집적도가 심화되는 경우에 게이트 사이의 간격이 줄어들어, 그 게이트간의 절연막에 공극이 형성됨으로써, 플러그를 형성할 경우 플러그 상호간에 전기적인 접속이 발생할 수 있어, 반도체 메모리의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 셀트랜지스터가 형성된 기판의 상부전면에 제1절연막을 증착하는 단계와; 상기 제1절연막에 콘택홀을 형성하여 상기 셀트랜지스터의 소스 및 드레인을 노출시킴과 아울러 상기 제1절연막에 형성된 공극을 노출시키는 단계와; 상기 구조의 상부전면에 제2절연막을 증착하여, 상기 노출된 공극에 제2절연막을 관입시키는 단계와; 사진식각공정으로 상기 제2절연막에 콘택홀을 형성하여 셀트랜지스터의 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 제2절연막의 식각영역 내에서 상기 셀트랜지스터의 소스 또는 드레인에 접속되는 플러그를 형성하는 단계로 구성함으로써, 공극이 형성된 절연막에 콘택홀을 형성하여, 공극을 노출시킨 후, 다시 절연막을 증착하여 공극을 제거함으로써, 플러그 형성시 공극에 의해 플러그가 서로 전기적으로 접속되는 것을 방지하여 반도체 메모리 제조공정의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리의 플러그 제조방법{MANUFACTURING METHOD FOR PLUG IN SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 특히 복수의 플러그 각각을 절연하는 절연막에 보이드가 발생하는 것을 방지하여 그 플러그 간에 전기적인 접촉이 발생하는 것을 방지하는데 적당하도록 한 반도체 메모리의 플러그 제조방법에 관한 것이다.

도1은 일반적인 반도체 메모리의 일부 평면도로서, 이에 도시한 바와 같이 기판인 소자형성영역과 필드산화막의 상부를 지나며, 상호 수평인 복수의 워드라인(WL)과; 상기 워드라인(WL)의 사이의 영역에 위치하는 절연막(4)과; 상기 절연막(4)에 형성된 콘택홀을 통해 상기 워드라인(WL)측면 기판(1)에 형성한 셀트랜지스터의 소스 또는 드레인에 접속되는 플러그(5)를 포함하여 구성된다.

도2a 내지 도2d는 상기 도1에서 A-A'방향의 단면을 보인 종래 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 그 증착된 다결정실리콘과 게이트산화막을 패터닝하여 상기 기판(1)의 상부에 워드라인(WL)을 형성한 후, 상기 워드라인(WL)의 측면 기판(1) 하부에 불순물 이온을 주입하여 소스 및 드레인(2)을 형성한 후, 상기 워드라인(WL)의 상부전면에 절연막(3)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(4)을 증착하는 단계(도1b)와; 상기 절연막(4)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 워드라인(WL) 사이의 절연막(4) 상부를 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로 상기 노출된 절연막(4)을 제거하여 상기 기판(1)에 형성한 소스 또는 드레인(2)을 노출시키는 단계(도2c)와; 상기 포토레지스트(PR) 패턴을 제거하고, 그 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 절연막(4)의 식각여역 내에 위치하는 플러그(5)를 형성하는 단계(도2d)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 일부에 필드산화막(도면미도시)을 형성하여 소자형성영역을 정의하고, 그 구조의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 상기 증착된 다결정실리콘과 게이트산화막을 순차적으로 패터닝하여 상기 소자형성영역의 상부측에서 그 소자형성영역과 수직으로 교차하는 셀트랜지스터의 게이트인 복수의 워드라인(WL)을 형성한다.

그 다음, 불순물 이온주입공정을 통해 상기 워드라인(WL)의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 셀트랜지스터의 소스 및 드레인(2)을 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 패터닝하여 상기 워드라인(WL)의 전면에 절연막(3) 패턴을 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 상기 절연막(3)과는 다른 식각선택비를 갖는 절연막(4)을 증착한다.

이때, 반도체 메모리의 집적도가 심화되어 그 워드라인(WL) 사이의 거리가 좁아지게 되어, 상기 워드라인(WL) 사이의 절연막(4)에 공극이 발생할 수 있다.

그 다음, 도2c에 도시한 바와 같이 상기 절연막(4)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 워드라인(WL) 사이의 절연막(4)을 노출시키는 포토레지스트(PR) 패턴을 형성한다.

그 다음, 패턴이 형성된 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로, 상기 워드라인(WL)사이의 영역에 위치하는 절연막(4)을 제거하여, 상기 소스 또는 드레인(2)을 노출시킨다.

그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 상기 구조상부전면에 다결정실리콘을 증착한 후, 패터닝 또는 평탄화하여 상기 절연막(4)의 식각영역에 플러그(5)를 형성한다.

이때, 상기 도2d의 단면도에서 안쪽으로 공극이 형성되어 있는 상태이므로, 상기 도1의 평면도에서 두 플러그(5) 사이에 형성된 공극에도 다결정실리콘이 증착되어 상기 두 플러그가 전기적으로 연결된다.

이와 같은 형상은 도1에 도시한 두 플러그(5) 사이의 절연막(4)의 단면을 보인 B-B'단면도인 도3에 도시한 바와 같이 상기 절연막(4)의 증착시 형성된 공극에, 상기 플러그(5)의 형성을 위해 증착한 다결정실리콘(5)이 관입되어 두 플러그(5)가 전기적으로 연결될 수 있다.

상기한 바와 같이 종래 반도체 메모리의 플러그 제조방법은 반도체 메모리의 집적도가 심화되는 경우에 게이트 사이의 간격이 줄어들어, 그 게이트간의 절연막에공극이 형성됨으로써, 플러그를 형성할 경우 플러그 상호간에 전기적인 접속이 발생할 수 있어, 반도체 메모리의 신뢰성이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 공극이 없는 절연막을 형성하여 플러그간에 전기적인 접속이 발생하지 않는 반도체 메모리의 플러그 제조방법을 제공함에 그 목적이 있다.

도1은 일반적인 반도체 메모리의 일부 평면도.

도2a 내지 도2d는 도1에 있어서 A-A'방향의 단면을 보인 종래 반도체 메모리의 플러그 제조공정 수순단면도.

도3은 도1에 있어서 B-B'방향의 단면을 보인 종래 반도체 메모리의 단면도.

도4a 내지 도4d는 도1에 있어서 A-A'방향의 단면을 보인 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.

도5a 및 도5b는 도1에 있어서, B-B'방향의 단면을 보인 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:소스 및 드레인

3,4,6:절연막 5:플러그

상기와 같은 목적은 셀트랜지스터가 형성된 기판의 상부전면에 제1절연막을 증착하는 단계와; 상기 제1절연막에 콘택홀을 형성하여 상기 셀트랜지스터의 소스 및 드레인을 노출시킴과 아울러 상기 제1절연막에 형성된 공극을 노출시키는 단계와; 상기 구조의 상부전면에 제2절연막을 증착하여, 상기 노출된 공극에 제2절연막을 관입시키는 단계와; 사진식각공정으로 상기 제2절연막에 콘택홀을 형성하여 셀트랜지스터의 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 제2절연막의 식각영역 내에서 상기 셀트랜지스터의 소스 또는 드레인에 접속되는 플러그를 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4a 내지 도4d는 도1에 있어서, A-A'방향의 단면을 보인 본 발명 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 워드라인(WL)과 소스 및 드레인(2), 워드라인 절연막(3)을 형성한 후, 그 상부전면에 절연막(4)을 증착하는 단계(도4a)와; 사진식각공정으로 상기 증착된 절연막(4)의일부를 식각하여 그 하부의 소스 및 드레인(2)을 노출시킴과 아울러 상기 절연막(4) 내에 위치하는 공극을 노출시키는 단계(도4b)와; 상기 구조의 상부전면에 절연막(6)을 증착하여, 상기 공극을 절연막(6)으로 채우는 단계(도4c)와; 사진식각공정으로 상기 절연막(6)의 일부를 식각하여 상기 소스 및 드레인(2)을 노출시키고, 그 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 절연막(6)의 식각영역에 플러그(5)를 형성하는 단계(도4d)로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명한다.

먼저, 도4a에 도시한 바와 같이 기판(1)의 일부에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 상부에 게이트산화막, 다결정실리콘을 순차적으로 증착한 후, 패터닝하여 복수의 워드라인(WL)을 형성한다.

그 다음, 상기 워드라인(WL)의 측면 기판(1) 하부에 불순물 이온을 주입하여 셀트랜지스터의 소스 및 드레인(2)을 형성한 후, 절연막의 증착과 패터닝공정을 통해 상기 워드라인(WL)의 전면에 절연막(3)을 형성한다.

그 다음, 상기 구조의 상부전면에 상기 절연막(3)과는 다른 식각선택비를 갖는 절연막(4)을 증착한다.

이때의 절연막(4)에는 공극이 형성된다.

그 다음, 도4b에 도시한 바와 같이 상기 증착된 절연막(4)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 절연막(4)의 일부를 노출시키는 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로 상기 노출된 절연막(4)을 식각하여 상기 기판(1)에 형성한 셀트랜지스터의 소스 및 드레인을 노출시킨다.

이때, 상기 절연막(4)에 형성된 공극 또한 상기 절연막(4)의 식각영역 중앙부에서 노출되며, 도5a에 도시한 도1에서의 B-B'방향의 단면도에서 알 수 있듯이 복수의 절연막(4) 식각영역은 상호 절연막(4)의 중앙부에 위치하는 공극에 의해 연결된다.

그 다음, 도4c에 도시한 바와 같이 상기 구조의 상부전면에 절연막(6)을 증착한다.

이때 절연막(6)의 증착으로 상기 노출되어 있는 절연막(4)에 형성된 공극에도 그 절연막(6)이 관입되어 공극이 제거됨을 도5b에 도시한 도1의 B-B'방향 단면도를 통해 알 수 있다.

그 다음, 도4d에 도시한 바와 같이 상기 절연막(6)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 절연막(6)의 일부를 노출시키는 패턴을 형성한다.

그 다음, 상기 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 절연막(6)을 식각하여 셀트랜지스터의 소스 또는 드레인(2)을 다시 노출시킨다.

그 다음, 상기 포토레지스트 패턴을 제거하고, 그 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 절연막(6)의 식각영역내에서 상기 소스 또는 드레인(2)에 접속되는 플러그(5)를 형성한다.

상기한 바와 같이 본 발명은 공극이 형성된 절연막에 콘택홀을 형성하여, 공극을 노출시킨 후, 다시 절연막을 증착하여 공극을 제거함으로써, 플러그 형성시 공극에 의해 플러그가 서로 전기적으로 접속되는 것을 방지하여 반도체 메모리 제조공정의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

1. 셀트랜지스터가 형성된 기판의 상부전면에 제1절연막을 증착하는 단계와; 상기 제1절연막에 콘택홀을 형성하여 상기 셀트랜지스터의 소스 및 드레인을 노출시킴과 아울러 상기 제1절연막에 형성된 공극을 노출시키는 단계와; 상기 구조의 상부전면에 제2절연막을 증착하여, 상기 노출된 공극에 제2절연막을 관입시키는 단계와; 사진식각공정으로 상기 제2절연막에 콘택홀을 형성하여 셀트랜지스터의 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 제2절연막의 식각영역 내에서 상기 셀트랜지스터의 소스 또는 드레인에 접속되는 플러그를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.