KR0147770B1 - 반도체 장치 제조방법 - Google Patents

Abstract

본 발명은 절연막(7,8)상에 형성되는 하층 게이트를 갖는 박막트랜지스터 제조 방법에 있어서, 상기 절연막(7,8) 상부의 일부 두께를 식각하여 폴리실리콘막(9)을 형성하는 단계; 상기 폴리실리콘막(9)을 에치백하여 상기 절연막(7,8)과 같은 높이로 평탄화하여 하층 게이트(9')를 형성하는 단계; 상기 하층 게이트(9')상에 게이트 산화막(5)과 채널(12)을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 하층 게이트를 갖는 박막트랜지스터 제조방법에 관한 것으로, 종래의 하층 게이트가 가지게 되는 타포러지를 제거하여 게이트 산화막의 취약점을 극복할 수 있고, 또한 2단계 식각을 통한 노트콘택을 형성함으로써 노드콘택홀 하부층의 손상을 최소화하여 박막 트랜지스터의 전기적 특성 개성 및 공정의 안정화를 꾀할 수 잇는 효과가 있다.

Description

반도체 장치 제조 방법

제 1a도 및 제 1b도는 종래의 반도체 장치 제조 공정 단면도.

제 2a도 내지 제2e도는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도.

*도면의 주요부분에 대한 부호의 설명

1 : 실로콘 기판 2 : 접합영역

2 : 층간절연막 4,9': 게이트

4',9 : 노드콘택 5 : 게이트 산화막

6 : 채널 7 : BPSG막

8 : 산화막 9 : 폴리실리콘막

10 : Ti 실리사이드

본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 게이트 및 노드콘택을 플러그 형태로 동시에 형성하여 단차 발생을 방지함으로써 소자의 특성 저하를 방지할 수 있는 반도체 장치 제조 방법에 관한 것이다.

첨부된 도면 제 1a도 및 제 1b 도를 참조하여 종래 기술을 설명한다.

제 1a도에 도시한 바와 같이 접합영역(1)이 형성되어 있는 실리콘 기판(1)상에 층간절연막(3)을 형성하고, 층간절연막(3)을 선택적으로 제거하여 접합영역(2)을 노출시킨다. 이어서, 제1 폴리실리콘막을 증착하고 패터닝하여 접합영역(2)과 접속되며 그 양단이 층간절연막(3)에 걸쳐지는 노드콘택(4')을 형성함과 동시에 층간절연막(3)상의 소정 위치에 게이트(4)를 형성한 후, 게이트(4)상에 게이트 산화막(5)을 형성한다.

다음으로, 제 1b도에 도시한 바와 같이 제2 폴리실리콘막을 증착하고 패터닝하여 노드콘택(4')과 게이트(4)를 전기적으로 연결시키는 채널(6)을 형성한다. 이어서, 전체 구조상에 층간절연막(도시하지 않음)을 형성하고 이후의 공정을 진행한다.

상기와 같이 이루어지는 종래의 반도체 장치 제조 방법은, 게이트(4) 및 노드 콘택(4')형성으로 표면이 평탄하지 않고 단차를 작게 되어 게이트(4)의 가장자리 부분에서 게이트 산화막(5)이 취약하게 형성되고, 채널 형성을 위한 제2 폴리실리콘막의 식각시 어려움이 있다. 또한, 제1 폴리실리콘막으로 이루어지는 노드콘택(4')과 제2 폴리실리콘막으로 이루어지는 채널(6)이 접하는 부분에서 기생 다이오드가 발생되어 소자의 특성 저하를 유발하는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 게이트 및 노드콘택 형성으로 인한 단차의 발생을 방지하고, 노드콘택을 위한 콘택홀 형성 과정에서 발생하는 기판의 손상을 감소시키며, 노드콘택과 채널이 접하는 부분에서 기생다이오드가 발생하는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 게이트 높이만큼 선택적으로 제거하여 노드콘택 영역에 제1 트렌치를 형성함과 동시에 게이트 영역에 제2 트렌치를 형성하는 단계; 상기 제1 트렌치 하부의 층간절연막을 선택적으로 제거하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 전체 구조상에 제1 폴리실리콘막을 증착하는 단계 ; 상기 제1 폴리실리콘막을 상기 층간절연막의 표면이 드러날 때까지 에치백하여, 상기 제1 트렌치 및 상기 콘택홀 내에 남은 제1 폴리실리콘막으로 이루어지는 노드콘택을 형성함과 동시에 상기 제2 트렌치에 남은 제1 폴리실리콘막으로 이루어지는 게이트를 형성하는 단계 ; 상기 노드콘택 상에 실리사이드를 형성하는 단계 ; 상기 게이트 상에 게이트 산화막을 형성하는 단계; 상기 게이트 상에 게이트 산화막을 형성하는 단계; 및 제2 폴리실리콘막으로 상기 게이트와 노드콘택을 연결하는 채널을 형성하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제 2a도 내지 제 2e 도를 참조하여 설명한다.

먼저, 제 2a도에 도시한 바와 같이 접합영역(2)이 형성되어 있는 실리콘 기판(1) 상에 BPSG(Borophosphosilicate Glass)막(7)을 형성하고, 이후에 BPSG막(7)상에 형성되는 게이트 및 노드콘택을 절연하기 위하여 이온이 주입되지 않은 산화막(8)을 BPSG막(7)상에 형성한다. 이어서, 게이트 영역 및 노드콘택 영역을 노출시키는 제1 감광막 패턴(도시하지 않음)을 형성하고, 제1 감광막 패턴을 식각마스크로 산화막(8) 및 BPSG막(7)을 식각하여 게이트 영역 및 노드콘택 영역에 트렌치를 형성한 다음 제1 감과막 패턴을 제거한다. 이때, 식각되는 산화막(8) 및 BPSG막(7)의 총 두께는 게이트의 높이가 되도록 한다.

다음으로, 제 2b도에 도시한 바와 같이 노드콘택 영역만을 노출하는 제2 감광막 패턴(도시하지 않음)을 형성하고, 제2 감광막 패턴을 식각마스크로 BPGS막(7)을 식각하여 접합영역(2)을 노출시킨다. 이어서, 도핑된 제1 폴리실리콘막(9)을 증착한다.

다음으로, 제 2c도에 도시한 바와 같이 제1 폴리실리콘막(9)을 산화막(8)과 같은 높이가 될 때까지 에치백(etch back)하여 평탄화시키면서 게이트(9')와 노드콘택(9)을 형성한다. 이어서 이후에 형성될 채널과 노드콘택(9)사이에서 기생 다이오드가 형성되지 않도록 하기 위하여 노드콘택(9) 및 게이트(9')상에 Ti실리사이드(10)을 형성한다.

다음으로, 제 2d도에 도시한 바와 같이 게이트 산화막(5)을 형성한다.

그리고 나서, 제 2e도에 도시한 바와 같이 제2 폴리실리콘막으로 채널(12)을 형성하여 노드콘택(9)과 접하도록 한다.

상기와 같이 이루어지는 본 발명은 게이트 및 노드콘택의 형성 후에도 평탄한 표면을 얻을 수 있기 때문에 게이트 산화막 및 채털을 형성을 위한 식각을 비교적 용이하게 실시할 수 있다. 또한, 노드콘택을 위한 콘택홀 형성을 두 단계에 걸쳐 실시하기 때문에 콘택홀 형성을 위한 층간절연막 식각 과정에서 하부층의 손상을 줄일 수 있으며, 노드콘택과 채널 사이에 기생 다이오드가 발생하는 것을 방지할 수 있어 기생 다이오드의 발생을 방지하기 위한 별도의 이온 주입 공정을 생략하는 것이 가능하고, 소자의 전기적 특성 개선 및 공정의 안정화를 이룰 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

1. 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 게이트 높이만큼 선택적으로 제거하여 노드콘택 영역에 제1 트렌치를 형성함과 동시에 게이트 영역에 제2 트렌치를 형성하는 단계; 상기 제1 트렌치 하부의 층간절연막을 선택적으로 제거하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 전체 구조 상에 제1 폴리실리콘막을 증착하는 단계; 상기 제1 폴리실리콘막을 상기 층간절연막의 표면이 드러날 때까지 에치백하여, 상기 제1 트렌치 및 상기 콘택홀 내에 남은 제1 폴리실리콘막으로 이루어지는 노드콘택을 형성함과 동시에 상기 제2 트렌치에 남은 제1 폴리실리콘막으로 이루어지는 게이트를 형성하는 단계; 상기 노드콘택 상에 실리사이드를 형성하는 단계; 상기 게이트 상에 게이트 산화막을 형성하는 단계; 및 제2 폴리실리콘막으로 상기 게이트와 노드콘택을 연결하는 채널을 형성하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 층간절연막은 상기 반도체 기판 상에 차례로 형성된 BPSG(Borophophosilicate Glass)막 및 이온이 주입되지 않는 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제1항 또는 제2항에 있어서, 상기 실리사이드는 Ti실리사이드인 것을 특징으로 하는 반도체 장치 제조 방법.