KR100321758B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 별도의 스페이서 형성 공정없이 LDD구조의 불순물 영역을 형성하고 식각공정없이 폴리머 스페이서를 형성하여 필드산화막의 손실을 방지하는데 적합한 반도체 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판 상에 게이트 절연막과 폴리실리콘을 형성하고 상기 폴리실리콘 상에 게이트전극용 감광막패턴을 형성하는 제 1 단계; 상기 감광막패턴을 마스크로 하여 상기 폴리실리콘을 식각하여 게이트전극을 형성함과 동시에 상기 감광막패턴과 게이트전극의 측벽에 폴리머 스페이서를 형성하는 제 2 단계; 상기 감광막패턴과 폴리머 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 폴리머 스페이서 하측의 반도체 기판에 제 1 불순물 확산층을 형성하는 제 3 단계; 상기 감광막패턴과 폴리머 스페이서를 제거하는 제 4 단계; 및 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 상기 제 1 불순물 확산층과 접속되는 제 2 불순물 확산층을 형성하는 제 5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 별도의 스페이서 형성없이 폴리머를 이용하여 LDD구조의 불순물 영역을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 트랜지스터 제조시 서브미크론(Submicron) 이하의 소자에서 LDD구조의 소오스/드레인 영역을 채택한다.
제 1A 도 내지 제 1D 도는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.
제 1A 도에 도시된 바와 같이, 반도체 기판(11)에 소자분리용 필드산화막(12)을 형성하여 활성영역(AR1)과 필드영역(FR1)을 구분하고, 통상적인 게이트전극 형성공정에 의해 반도체 기판(11) 상에 게이트산화막(13)을 포함한 게이트전극(14)을 형성한다.
제 1B 도에 도시된 바와 같이, 상기 게이트전극(14)을 마스크로 이용한 저농도 불순물(15) 이온주입으로 상기 게이트전극(14) 양측의 반도체 기판(11) 내에 저농도 불순물 영역(16)을 형성한다.
제 1C 도에 도시된 바와 같이, 상기 구조 전면에 절연막(17)을 형성한 다음, 제 1D 도에 도시된 것처럼, 상기 절연막(17)을 전면식각하여 상기 게이트전극(14)의 양측면에 접하는 측벽스페이서(18)를 형성한다.
상기 측벽스페이서(18) 및 게이트전극(14)을 마스크로 이용한 고농도 불순물(19) 이온주입으로 상기 측벽스페이서(18) 하측의 저농도 불순물 영역(16)에접하는 고농도 불순물 영역(20)을 형성한다. 이 때, 상기 저농도 불순물 영역(16) 및 고농도 불순물 영역(20)은 LDD구조의 소오스/드레인 영역으로 이용한다.
이와 같이 상기의 측벽스페이서(18) 형성시 게이트 전극(14) 양측의 활성영역 즉, 저농도 불순물 영역(16) 상부의 절연막을 완전히 식각하지 않고 일부분(18')을 남겨두는데, 이것은 불순물 영역을 형성하기 위한 이온주입 공정시 반도체 기판(11)이 손상되는 것을 방지하기 위함이다.
그런, 상기의 절연막을 이용한 통상적인 스페이서 형성 방법은 그 제조 공정이 복잡하고, 스페이서 형성을 위한 절연막의 전면식각시 반도체 기판의 활성영역 및 필드산화막의 버드빅 부분이 손상되어 소자 동작시 접합 누설전류가 증가되는 문제점이 있다.
또한 스페이서 절연막이 게이트전극의 단차로 인해 단차피복성이 좋지 않기 때문에 증착 두께가 불균일해지는 단점이 있고, 스페이서 절연막과 게이트산화막간의 식각선택비가 낮기 때문에 활성영역 상에 균일한 두께로 스페이서 절연막을 남기기가 매우 어려우며, 이에 따라 일정한 깊이의 불순물 접합층을 형성하기가 어렵다.
그리고 고농도 불순물 이온주입시 게이트전극을 통해 고농도의 불순물이 게이트전극 하부의 채널영역으로 이동하는 채널링 현상이 일어나 트랜지스터의 오동작을 유발하며, 게이트전극의 면저항값을 증가시키기 때문에 소자 동작시 신호의 부정합을 초래할 수 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출할 것으로, 별도의 스페이서형성공정 없이 LDD구조의 소오스/드레인 영역을 형성하므로써 공정을 단순화할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 식각공정없이 폴리머를 형성하여 스페이서를 형성하므로써 식각공정 진행시 필드산화막의 손상에 따른 접합 누설전류의 증가를 방지하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트절연막과 폴리실리콘을 형성하고 상기 폴리실리콘 상에 게이트전극용 감광막패턴을 형성하는 제 1 단계; 상기 감광막패턴을 마스크로 하여 상기 폴리실리콘을 식각하여 게이트전극을 형성함과 동시에 상기 감광막패턴과 게이트전극의 측벽에 폴리머 스페이서를 형성하는 제 2 단계; 상기 감광막패턴과 폴리머 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 폴리머 스페이서 하측의 반도체 기판에 제 1 불순물 확산층을 형성하는 제 3 단계; 상기 감광막패턴과 폴리머 스페이서를 제거하는 제 4 단계; 및 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 상기 제 1 불순물 확산층과 접속되는 제 2 불순물 확산층을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제 2A 도 내지 제 2E 도는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도이다.
제 2A 도에 도시된 바와 같이, 반도체 기판(21)에 필드산화막(22)을 형성하여 활성영역(AR2)과 필드영역(FR2)을 구분하고, 이어 게이트산화막(23), 게이트전극용 폴리실리콘(24)을 형성한다. 이어 상기 폴리실리콘(24) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 게이트전극용 감광막패턴(25)을 형성한다.
이어 상기 감광막패턴(25)을 100 내지 200℃의 온도에서 하드베이킹(Hard baking)하는데, 이러한 하드베이킹동안 감광막패턴(25)의 솔벤트(Solvent) 물질이 증발하여 감광막패턴(25)의 감광성질이 변하게 된다. 여기서, 상기 감광막패턴(25)은 후속공정의 고농도 불순물 이온주입시 이온주입마스크 형성에 문제가 되지 않는다.
제 2B 도에 도시된 바와 같이, 상기 감광막패턴(25)을 이용하여 상기 폴리실리콘(24)을 선택적으로 패터닝하여 게이트전극(26)을 형성한다. 이 때, 상기 게이트전극(26)을 형성하기 위한 폴리실리콘 식각시, BCl3, Cl2, HCl 등의 Cl 계열의 가스를 이용하여 폴리머를 형성시켜 주므로써, 감광막패턴(25)과 게이트전극(26)의 측벽에 폴리머스페이서(27)가 형성된다.
즉 종래에는 제 1C도에 도시된 것처럼 게이트전극을 형성한 후 스페이서를 형성하였으나, 본 발명에서는 게이트전극을 형성하기 위한 식각공정시 스페이서를 동시에 형성하므로써 별도의 스페이서 형성 공정을 진행하지 않으며, 스페이서 형성을 위한 절연막 식각공정이 배제되므로 통상과 같은 필드산화막의 손상이 방지되어 접합 누설전류가 증가되지 않는다.
또한, 상기의 게이트전극(26) 형성을 위한 폴리실리콘(24) 식각시, 폴리실리콘에 대한 게이트산화막(23)의 식각선택비를 조절하여 주면, 폴리실리콘의 식각 후게이트전극(26) 양측 활성영역 상의 게이트산화막(23)이 완전히 제거되는 것이 아니라, 일정 두께로 잔류하는 게이트산화막(23')이 형성된다. 여기서, 상기 잔류하는 게이트산화막(23')은 이후 불순물 영역을 형성하기 위한 이온 주입시에 반도체 기판(21)이 손상되는 것을 방지하여 준다.
종래기술에서는 스페이서 절연막의 식각시 스페이서 절연막을 일정부분 남겼으나, 본 발명에서는 폴리실리콘과 게이트산화막간의 높은 식각선택비를 이용하여 게이트산화막을 식각하므로써 활성영역 상에 균일한 두께의 산화막을 형성한다. 이는 이후 공정에서 균일한 깊이의 얕은 불순물 접합층을 용이하게 형성할 수 있다.
특히 디램소자에 적용할 경우, 활성영역 상에 균일한 게이트산화막이 존재하여 소오스/드레인 영역으로 작용하는 불순물 영역이 도전체 콘택홀을 형성하기 전에는 노출되지 않으므로, 디램의 리프레쉬 특성을 향상시킬 수 있다.
제 2C 도에 도시된 바와 같이, 상기 구조 전면에 감광막을 도포하고 노광 및 현상하여 고농도의 불순물 이온주입을 위한 마스크(도시 생략)를 형성한다. 이 때, 게이트전극(26) 상부에 잔류한 감광막패턴(25)은 하드베이킹의 실시에 따라 이미 감광특성이 변화되었기 때문에 상기의 이온주입용 마스크를 위한 사진식각공정에는 전혀 영향을 미치지 않는다.
이어 이온주입을 위한 마스크를 이용한 고농도 불순물(28) 이온주입으로 상기 반도체 기판(21)의 활성영역에 고농도 불순물 영역(29)을 형성한다. 여기서, 상기 고농도 불순물(28) 이온주입시, 게이트전극(26) 상의 감광막패턴(25)에 의해 활성영역으로 이온주입되는 불순물이 게이트전극(26) 하부의 채널영역으로 채널링되는 현상을 방지할 수 있으며, 게이트전극(26)으로 이온주입된 불순물에 의한 게이트의 면저항의 변화를 방지할 수 있다.
제 2D 도에 도시된 바와 같이, 상기 감광막패턴(25), 폴리머스페이서(27) 및 게이트전극(26) 양측의 잔류 게이트산화막(23')을 제거하여 활성영역을 노출시킴과 동시에 게이트전극(26)을 노출시킨다. 이 때, 상기 감광막패턴(25)은 공지의 기술로 제거하고, 폴리머 스페이서(27)는 BOE(Buffered Oxide Etchant)를 이용하여 제거한다.
이어 게이트전극(26)를 마스크로 하여 노출된 활성영역으로 저농도의 불순물(30)을 이온주입하여 저농도 불순물 영역(31)을 형성한다. 이로써 소오스/드레인 영역으로 작용하는 불순물 영역은 고농도 불순물 영역(29)과 저농도의 불순물 영역(31)으로 이루어진 LDD구조가 된다.
제 2E 도에 도시된 바와 같이, 구조 전면에 층간절연막(32)을 형성하고, 소정공정을 진행하여 반도체 소자를 완성한다.
제 3A 도 내지 제 3D 도는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도이다.
즉 제 2 실시예는 게이트전극용 폴리실리콘의 식각시 폴리머 발생이 많지 않은 경우의 폴리머 스페이서 형성 방법에 관한 것이다.
제 3A 도에 도시된 바와 같이, 소자분리공정을 이용하여 반도체 기판(21)에 필드산화막(22)을 형성한 다음, 구조 전면에 게이트산화막(23), 폴리실리콘(24)을 형성한다.
이어 상기 폴리실리콘(24) 상에 박막의 절연막(33)을 형성하고 전면에 감광막을 도포하고 노광 및 현상공정으로 게이트전극 형성을 위한 감광막패턴(25)을 형성한다. 여기서, 상기 절연막(33)으로 PECVD 산화막, 질화막 또는 산화질화막 등이 이용되고, 후속 이온주입시 게이트전극을 통한 채널링 형성을 억제하는 막으로 이용되기도 한다.
제 3B 도에 도시된 바와 같이, 상기 감광막패턴(25)을 이용하여 절연막(33)과 폴리실리콘막(24)을 식각하여 게이트전극(26)을 형성한다. 이 때, 게이트전극(26) 형성을 위한 폴리실리콘(24) 식각시 CHF3, CF4, C2F6, C3F8등의 C,F 계열의 가스를 이용하여 폴리머를 형성시켜 주므로써 감광막 패턴(25), 절연막(33) 및 게이트전극의 측벽(26)에 폴리머 스페이서(27)를 형성한다.
상기의 방법은 제 1 실시예에 비하여 폴리머의 발생량이 적을 경우에 폴리머를 용이하게 형성하여 폴리머 스페이서를 형성하여 주는 방법이다.
또한 절연막(33)은 게이트전극용 감광막패턴(25)을 형성하기 위한 마스크공정시 반사방지막으로 이용되거나 또는 식각시 식각정지층으로 이용된다.
이 후의 공정은 제 2C 도 및 제 2D 도와 동일하다.
제 1 및 제 2 실시예에서의 LDD구조의 불순물 영역은 종래와는 달리 고농도의 불순물 영역을 먼저 형성하고 이어 저농도의 불순물 영역을 형성한다.
상기한 바와 같은 본 발명은 다음과 같은 효과가 있다.
첫째, 고농도의 불순물 이온주입시 게이트전극 상에 감광막패턴이 존재하여게이트전극을 통한 활성층영역으로의 채널링 현상을 방지할 수 있을 뿐만 아니라 불순물의 게이트전극으로의 침투를 방지하여 준다.
따라서, 게이트전극의 면저항 값의 변화를 방지하여 소자의 회로를 용이하게 하여 줄 뿐만 아니라 신호의 부정합을 방지할 수 있다.
둘째, 게이트전극 식각시 높은 식각선택비를 이용하여 활성층영역 상에 균일한 두께의 게이트산화막을 형성해 주므로써 불순물 접합층이 형성될 실리콘 기판이 노출되지 않으므로 이온주입시 발생될 수 있는 기판의 손상을 방지하기 위한 별도의 산화공정이 필요하지 않아 공정이 단순화된다.
셋째, 게이트전극을 형성하기 위한 식각공정시 스페이서를 동시에 형성하여 주므로써 별도의 스페이서 형성 공정을 수행하지 않으므로 스페이서 형성을 위한 절연막의 식각공정이 배제된다. 따라서, 종래에서와 같은 필드산화막의 손상이 방지되어 접합 누설 전류가 증가되지 않으므로 이를 디램에 적용할 경우, 리프레쉬 특성을 향상시킬 수 있을 뿐만 아니라 공정이 단순화된다.
넷째, 상기와 같이 얻어지는 효과에 의해 본 발명은 64M 디램 이상의 초고직접 소자와 로직회로등 0.4㎛ 이하의 디자인 룰을 갖는 일반 반도체 소자에 적용가능하다.
제 1A도 내지 제 1D 도는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 도면.
제 2A 도 내지 제 2E 도는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면.
제 3A 도 내지 제 3D 도는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트 산화막 24 : 폴리실리콘막
25 : 감광막 패턴 26 : 게이트전극
27 : 폴리머스페이서 28 : 고농도 불순물
29 : 고농도 불순물 영역 30 : 저농도 불순물
31 : 저농도 불순물 영역 32 : 중간절연막
33 : 절연막
Claims (18)
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 게이트절연막과 폴리실리콘을 형성하고 상기 폴리실리콘 상에 게이트전극용 감광막패턴을 형성하는 제 1 단계;상기 감광막패턴을 마스크로 하여 상기 폴리실리콘을 식각하여 게이트전극을 형성함과 동시에 상기 감광막패턴과 게이트전극의 측벽에 폴리머 스페이서를 형성하는 제 2 단계;상기 감광막패턴과 폴리머 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 폴리머 스페이서 하측의 반도체 기판에 제 1 불순물 확산층을 형성하는 제 3 단계;상기 감광막패턴과 폴리머 스페이서를 제거하는 제 4 단계; 및상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 상기 제 1 불순물 확산층과 접속되는 제 2 불순물 확산층을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 폴리머 스페이서는 상기 폴리실리콘 식각시 발생된 폴리머를 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 폴리머 스페이서는 BCl3, Cl2 또는 HCl 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 게이트전극 형성시 상기 게이트절연막을 소정 두께만 식각하여 상기 반도체 기판 상부에 잔류시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 게이트절연막 식각시 상기 폴리실리콘과 게이트절연막의 식각선택비를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 잔류하는 게이트절연막은 불순물 이온주입시 반도체 기판의 손상을 방지하는 방지막으로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 감광막패턴과 폴리머 스페이서 제거시 상기 잔류하는 게이트절연막이 동시에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 제 1 불순물 확산층은 고농도 불순물 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 제 2 불순물 확산층은 저농도 불순물 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계 후, 하드베이킹을 실시하여 상기 감광막패턴의 감광성질을 변화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 하드베이킹을 100 내지 200℃의 온도에서 실시하여 상기 감광막패턴의 솔벤트 물질을 증발시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 감광막패턴은 상기 불순물 이온주입시 상기 불순물이 상기 게이트전극을 통하여 상기 반도체 기판으로 채널링되는 것을 방지하는 채널링 방지막으로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 감광막패턴은 BOE를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 게이트절연막과 폴리실리콘을 형성하는 제 1 단계;상기 폴리실리콘 상에 절연막을 형성하는 제 2 단계;상기 절연막 상에 게이트전극용 감광막 패턴을 형성하는 제 3 단계;상기 감광막패턴을 마스크로 하여 상기 폴리실리콘과 절연막을 식각하여 게이트전극을 형성함과 동시에 상기 감광막패턴과 게이트전극의 측벽에 폴리머 스페이서를 형성하는 제 4 단계;상기 감광막패턴과 폴리머 스페이서를 마스크로 이용한 불순물 이온주입으로상기 폴리머 스페이서 하측의 반도체 기판에 제 1 불순물 확산층을 형성하는 제 5 단계;상기 감광막패턴과 폴리머스페이서를 제거하는 제 6 단계;상기 게이트전극을 마스크로 이용한 분술물 이온주입으로 상기 제 1 불순물 확산층에 접속되는 제 2 불순물 확산층을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제 4 단계에서,상기 폴리머스페이서는 상기 폴리실리콘과 절연막의 식각시 발생된 폴리머를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제 4 단계에서,상기 폴리머 스페이서는 CHF3, CF4, C2F6, C3F8의 CF계열의 가스를 이용하여 상기 폴리실리콘과 절연막을 식각할 때 발생된 폴리머를 이용함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제 2 단계에서,상기 절연막으로 PECVD 산화막, 질화막 또는 산화질화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제 2 단계에서,상기 절연막은 상기 감광막패턴 형성시 반사방지막 또는 식각정지층으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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