KR100724625B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼의 위치에 관계없이 게이트 패턴의 측벽절연막을 형성한 이후에도 웨이퍼의 표면이 같은 정도의 손실을 받아 각 위치의 모스트랜지스터의 동작 특성이 같을 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판의 에지영역과 센터영역에 각각 다수개의 게이트 패턴을 형성하는 단계; 상기 기판상에 형성된 게이트 패턴을 따라 게이트 패턴의 측벽절연막을 형성을 위한 절연막을 형성하는 단계; 상기 절연막의 소정두께만큼이 남도록 상기 기판 전면에 제1 식각공정을 진행하는 단계; 및 상기 기판전면에 남은 상기 절연막을 제거하기 위해, 기판과 화학적으로 반응하지 않는 식각가스를 사용한 제2 식각공정을 진행하여 게이트 패턴의 측벽절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 에지영역, 센터영역, 측벽절연막, 문턱전압.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도1은 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
31a,31b : 절연막
32a, 32b : 게이트 전극
33a, 33b : 측벽절연막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 모스트랜지스터의 특성을 향상시킬 수 있는 제조방법에 관한 것이다.
반도체 장치의 소자가 점점 더 작아짐에 따라 LDD(Lightly Doped drain) 구조를 위해 형성되는 측벽절연막의 두께도 점점 더 줄어들고 있다.
점점 작아지는 모스트랜지스터의 게이트 패턴의 측벽에 형성되는 측벽절연막의 스텝커버리지 및 식각조건이 웨이퍼 위치에 따라 다르게 되고, 그로 인해 식각율의 차이가 발생하여 게이트측벽절연막을 형성한 이후에 웨이퍼의 위치에 따라 기판 표면이 손실되는 정도가 차이가 발생하고 있다.
이는 웨이퍼의 위치에 따라서 형성된 모스트랜지스터의 문턱전압(Vt)의 변화를 유발하여 제조된 반도체 장치의 동작 마진을 악화시키게 된다.
현재 게이트 패턴의 측벽절연막으로 100 ~ 150Å의 실리콘산화막, 50 ~ 150Å 실리콘질화막 그리고 400 ~700Å의 TEOS 산화막을 ONO 구조로 증착하고 있다. 이중 가장 두껍게 증착하고 있는 TEOS 산화막의 웨이퍼 증착시 증착 불균일과 이를 식각하는 동안 식각불균일로 웨이퍼의 위치에 따라 기판의 표면이 손실되는 정도가 다 다르게 되는 것이다.
증착율은 웨이퍼의 에지영역으로 나갈수록 두껍게 되고, 식각율은 반대로 웨이퍼 에지가 낮은 상태로, 결국 웨이퍼 에지의 기판 표면이 손실되는 정도가 웨이퍼의 센터영역의 기판표면이 손실되는 정도보다 낮은 상태가 된다.
예를 들어 100nm 기술에서 위치별로 약 60 ~ 120Å의 차이가 발생하게 된다.
통상 기판 표면의 손실차이가 10Å 정도에 문턱전압은 ~ 10mV 차이가 발생하게 된다.
도1을 참조하면, 측벽절연막(13a)을 형성하고 난 이후 에지영역과 주변영역 에 대한 기판의 손실이 서로 다르게 나타나 있는 것을 알 수 있다.
도1에 도시된 바와 같이, 게이트 패턴을 형성하고 나서 게이트 패턴의 측벽절연막을 위한 막을 웨이퍼 전체적으로 형성하고, 식각공정을 진행하고 나서 살펴보면, 웨이퍼의 센터영역에 기판 표면이 손실된 부분(11a)과 에지영역에 표면이 손실된 부분(11b)에 차이가 있는 것을 알 수 있다. 여기서 점선부분은 게이트 패턴의 측벽절연막을 위한 막이 있던 곳을 나타낸다.
이렇게 웨이퍼의 위치에 따라 기판의 표면이 서로 다르게 손실이 일어나면, 각 위치에 형성된 모스트랜지스터의 특성, 특히 문턱전압이 크게 달라져 각각의 반도체 장치의 동작마진이 달려져 많은 문제점을 생기게된다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 웨이퍼의 위치에 관계없이 게이트 패턴의 측벽절연막을 형성한 이후에도 웨이퍼의 표면이 같은 정도의 손실을 받아 각 위치의 모스트랜지스터의 동작 특성이 같을 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 기판의 에지영역과 센터영역에 각각 다수개의 게이트 패턴을 형성하는 단계; 상기 기판상에 형성된 게이트 패턴을 따라 게이트 패턴의 측벽절연막을 형성을 위한 절연막을 형성하는 단계; 상기 절연막의 소정두께만큼이 남도록 상기 기판 전면에 제1 식각공정을 진행하는 단계; 및 상기 기판전면에 남은 상기 절연막을 제거하기 위해, 기판과 화학적으로 반응하지 않는 식각가스를 사용한 제2 식각공정을 진행하여 게이트 패턴의 측벽절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명은 게이트 측벽절연막을 위한 식각공정에서 ONO형태의 절연막을 일차적으로 식각하고, 이후 산화막과 기판과의 고선택비를 이용하여 기판의 손실을 최소화하면서 잔류한 산화막을 식각함으로서 웨이퍼 내에서 위치별로 웨이퍼 표면의 손실 범위를 최소할 수 있게 하는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도2를 참조하여 본 실시예에 따른 반도체 장치의 제조방법은 웨이퍼의 에지영역과 센터영역을 포함하는 전 영역에 게이트 패턴(32a,32b)을 형성한다.
이어서 게이트 패턴(32a,32b)의 측벽절연막용 막으로 실리콘산화막/실리콘질화막/실리콘산화막을 차례로 적층한다.
이어서 게이트 패턴(32a,32b)의 측벽절연막(33a,33b) 형성을 위한 웨이퍼 전면에 형성된 실리콘산화막/실리콘질화막/실리콘산화막을 식각한다.
이 때 먼저 일차적으로 기판이 노출될 때까지 실리콘산화막/실리콘질화막/실리콘산화막을 식각한다. 기판위로 남기는 측벽절연용 막의 두께는 50 ~ 100Å 범위가 되도록 한다.
이어서 이차적으로 전면식각을 하는데, 이 때 측벽절연용 막과 기판표면과의 식각선택비를 4:1 이상이 되도록 한다.
이러한 식각선택비를 차이를 두게 되면 100Å 정도의 기판 표면 과식각을 진행해도 42Å 정도의 손실(종래에는 약 84Å 정도의 손실)이 기판에 가해지게 된다.
결국 선택비의 증가로 인한 기판 표면의 손실이 감소되어 웨이퍼의 지역별 기판 표면의 손실이 감소하게 된다.
측벽절연용 막과 기판표면과의 선택비를 향상시키기 위해 CF4/O2 베이스를 사용하지 않는, 즉 기판과 반응될 화학적인 요소를 공정을 사용하지 않는다.
이를 위해 질소(nitrogen)를 주 개스로 하고, 압력은 20 ~ 100mT, 챔버 플라즈마 RF 파워는 통상적인 RIE 타입의 장비에서 사용하는 것보다 낮은 20 ~ 100W 사이로 한다.
또한 질소 가스 20 ~ 100sccm에 산화막의 식각율을 유지하기 위하여 산소를 소량 첨가하는데, 그 양은 2sccm ~ 10sccm 이하로 질소가스 : 산소가스의 비를 5:1로 유지하도록 한다.
아래의 표1은 종래에 조건과 본 발명에 의한 조건에 따른 식각율 그리고 그 계산된 선택비를 가지고, 100Å 정도 과식각 하였을 때에 예상 기판 표면의 손실양 이다.
기존공정적용시 본 발명적용시 100Å과식각시예상 기판손실양
기판 측벽절연막 기판 측벽절연막
식각비율 300 800 1860 9840 종래 본발명
선택비 2.67 5.29 84 42
본 발명을 적용시킴으로서 기판의 손실이 줄어들고, 이로 인해 각 웨이퍼의 영역별로 문턱전압의 균일성을 기대할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상 의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 게이트 패턴의 측벽절연막을 형성할 때에 웨이퍼의 각 영역에 따라 손실 되는 양의 차이가 거의 없게 되어, 최종 완성된 모스트랜지스터가 웨이퍼의 위치에 관계없이 같은 문턱전압으로 동작하게 된다.

Claims (6)

  1. 기판의 에지영역과 센터영역에 각각 다수개의 게이트 패턴을 형성하는 단계;
    상기 기판상에 형성된 다수개의 게이트 패턴을 따라 게이트 패턴의 측벽절연막을 형성을 위한 절연막을 형성하는 단계;
    상기 절연막의 소정두께만큼이 남도록 상기 기판 전면에 제1 식각공정을 진행하는 단계; 및
    상기 기판전면에 남은 상기 절연막을 제거하기 위해, 기판과 화학적으로 반응하지 않는 식각가스를 사용한 제2 식각공정을 진행하여 게이트 패턴의 측벽절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 식각공정은
    질소가스를 주가스로 하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제2 식각공정시
    압력은 20 ~ 100mT, 챔버 플라즈마 RF 파워는 RIE 타입의 장비에서 사용하는 것보다 낮은 20 ~ 100W 사이로 하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 식각공정은
    질소 가스 20 ~ 100sccm에 산소를 2sccm ~ 10sccm 범위로 첨가하여 질소가스 : 산소가스의 비를 5:1로 유지하도록 하여 공정은 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 식각공정시 상기 절연막이 50 ~ 100Å 범위가 남도록 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    게이트 패턴의 측벽절연막을 형성을 위한 절연막은
    실리콘산화막/실리콘질화막/실리콘산화막이 적층된 형태인 것을 특징으로 하는 반도체 장치의 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291823B1 (ko) 1994-04-29 2001-11-30 박종섭 반도체소자의제조방법
KR100321758B1 (ko) 1995-09-18 2002-09-05 주식회사 하이닉스반도체 반도체소자의제조방법
KR20040033111A (ko) * 2002-10-11 2004-04-21 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
KR20040048042A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050005308A (ko) * 2003-07-01 2005-01-13 삼성전자주식회사 반도체 웨이퍼의 각 영역별로 불순물 농도가 다른집적회로 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291823B1 (ko) 1994-04-29 2001-11-30 박종섭 반도체소자의제조방법
KR100321758B1 (ko) 1995-09-18 2002-09-05 주식회사 하이닉스반도체 반도체소자의제조방법
KR20040033111A (ko) * 2002-10-11 2004-04-21 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
KR20040048042A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050005308A (ko) * 2003-07-01 2005-01-13 삼성전자주식회사 반도체 웨이퍼의 각 영역별로 불순물 농도가 다른집적회로 반도체 소자 및 그 제조방법

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