KR100609035B1 - 반도체 장치의 모스트랜지스터 게이트 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치를 제조할 때에 제조되는 웨이퍼의 위치에 관계없이 모스트랜지스터의 게이트 스페이서 두께가 일정하게 제조될 수 있는 게이트 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 게이트용 절연막/게이트용 도전막/게이트용 하드마스크막으로 적층된 게이트 패턴을 형성하는 단계와, 게이트 패턴을 따라 절연막을 형성하는 단계와, 상기 절연막이 형성된 상기 게이트 패턴을 따라 스페이서용 실리콘막을 형성하는 단계와, 산화공정으로 상기 스페이서용 실리콘막을 산화시켜 스페이서용 산화막으로 형성시키는 단계와, 상기 스페이서용 산화막을 식각하여 스페이서를 형성하는 단계를 포함하는 모스트랜지스터의 게이트 제조방법을 제공한다.
반도체, 게이트, 스페이서, 로딩효과, 산화막, 질화막.
Description
도1a 내지 도1e는 종래기술에 의한 모스트랜지스터의 게이트 스페이서의 제조방법을 나타내는 도면.
도2는 종래기술에 의해 제조된 게이트 스페이서의 문제점을 나타내는 전자현미경사진
도3a 내지 도3g는 본 발명의 바람직한 실시예에 따른 모스트랜지스터의 게이트 스페이서의 제조방법을 나타내는 도면.
도4는 본 발명에 의해 제조된 게이트 스페이서를 나타내는 전자현미경사진.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 31 : 게이트용 절연막
32,34 : 게이트용 도전막 34 : 게이트용 하드마스크막
35 : 스페이서용 제1 버퍼 산화막 36 : 스페이서용 질화막
37 : 스페이서용 제2-1 버퍼 산화막 38 : 스페이서용 폴리실리콘막
39 : 스페이서용 제2 버퍼 산화막 40 : 스페이서
본 발명은 반도체 장치의 모스트랜지스터 제조방법에 관한 것으로, 특히 모스트랜지스터의 게이트 제조방법에 관한 것이다.
반도체 장치의 모스트랜지스터는 게이트와 게이트의 좌우측의 기판에 형성되는 소스/드레인 영역으로 구성된다.
게이트는 기판상에 절연막/도전막/하드마스크막이 적층된 형태로 구비되며, 게이트의 측벽에는 소스/드레인과 각각 접속하게 될 도전성 콘택플러그와의 절연을 위한 스페이서가 형성된다. 또한, 게이트 스페이서는 LDD(Light Doped Drain)구조를 형성하는데 유용하게 사용되기도 한다.
게이트 스페이서의 두께는 반도체 장치의 모스트랜지스터의 문턱전압(Vt)에 영향을 주는 값이다.
따라서 게이트 스페이서의 두께를 웨이퍼 전면에 균일하게 형성하여야 웨이퍼의 위치에 관계없이 제조된 모스트랜지스터가 일정한 문턱전압을 가질 수 있다.
도1a 내지 도1e는 종래기술에 의한 모스트랜지스터의 게이트 스페이서의 제조방법을 나타내는 도면이다.
종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 기판상에 게이트용 절연막(11), 게이트용 도전성 폴리실리콘막(12), 게이트용 금속실리사이드막(13), 게이트용 하드마스크막(14)을 순서대로 적 층한 게이트 패턴(11 ~ 14)을 형성한다.
이어서 도1b에 도시된 바와 같이, 게이트의 스페이서용 버퍼 산화막(15)을 게이트 패턴(11 ~ 14)을 따라 형성한다.
여기서 게이트의 스페이서용 버퍼 산화막(15)은 후속공정에서 형성되는 스페이서용 질화막(16)이 기판과의 직접 접촉시 발생할 수 있는 스트레스를 방지하기 위해 형성되는 막이다.
이어서 도1c에 도시된 바와 같이, 스페이서용 질화막(16)을 스페이서용 제1 버퍼 산화막(15)상에 형성한다.
여기서 스페이서용 질화막(16)은 게이트 패턴의 좌우에 형성되는 콘택플러그와 게이트 패턴(11 ~ 14)의 도전막(12,13)과 단락이 일어나는 것을 방지하기 위한 막이다.
이어서 도1d에 도시된 바와 같이, 스페이서용 제2 버퍼 산화막(17)을 게이트용 질화막(16)상에 형성한다.
여기서 스페이서용 제2 버퍼 산화막(17)은 모스트랜지스터의 문턱전압(Vt)를 조절하기 위해 형성되는 막으로서 주로 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 이용하여 형성한다.
이어서, 도1e에 도시된 바와 같이, 에치백등의 공정을 이용하여 게이트의 측벽에 스페이서(15a, 16a,17a)를 형성시킨다.
전술한 바와 같이 게이트 패턴의 스페이서를 제조하게 되면, 스페이서는 질화막/TEOS 산화막이 적층된 형태로 형성되게 된다.
그러나, 질화막/TEOS 산화막이 적층된 형태로 스페이서를 제조하게 되면, 제조되는 웨이퍼의 위치에 따라 형성된 두께가 크게 달라지는 문제점이 발생한다. 특히 TEOS 산화막은 그 막의 특성상 SC(Step-coverage), LE(loading effect)불량이 빈번하게 일어난다.
웨이퍼의 위치에 따라 스페이서의 두께가 달라지게 되면, 웨이퍼의 위치에 따라 제조된 모스트랜지스터의 문턱전압의 변화가 크게 생기는 문제점이 나타난다.
도2는 종래기술에 의해 제조된 게이트 스페이서의 문제점을 나타내는 전자현미경사진이다. 특히 도2는 반도체 메모리장치의 경우를 나타낸다.
도2를 참조하여 살펴보면, 웨이퍼의 센터부분에서는 스페이서가 셀영역에서 398Å의 두께를, 주변영역에서는 416Å 두께를 나타내는 반면에, 웨이퍼의 가장자리에서는 스페이서가 셀영역에서 508Å, 주변영역에서는 537Å두께를 나타내고 있다.
따라서 전술한 바와 같이 게이트의 스페이서를 제조하게 되면, 웨이퍼의 위치에 따라 제조된 스페이서의 두께가 크게 달라지고 이로 인해 모스트랜지스터의 문턱전압에 차이가 크게 발생하게 된다.
모스트랜지스터의 문턱전압에 차이가 생기게 되면, 하나의 웨이퍼에서 동시에 제조된 반도체 장치라도, 그 제조된 위치에 따라 동작하는 것이 각각 달라지며, 동작의 신뢰성을 확보하기가 매우 힘들게 되는 것이다.
본 발명은 반도체 장치를 제조할 때에 제조되는 웨이퍼의 위치에 관계없이 모스트랜지스터의 게이트 스페이서 두께가 일정하게 제조될 수 있는 게이트 제조방법을 제공함을 목적으로 한다.
본 발명은 기판상에 게이트용 절연막/게이트용 도전막/게이트용 하드마스크막으로 적층된 게이트 패턴을 형성하는 단계와, 게이트 패턴을 따라 절연막을 형성하는 단계와, 상기 절연막이 형성된 상기 게이트 패턴을 따라 스페이서용 실리콘막을 형성하는 단계와, 산화공정으로 상기 스페이서용 실리콘막을 산화시켜 스페이서용 산화막으로 형성시키는 단계와, 상기 스페이서용 산화막을 식각하여 스페이서를 형성하는 단계를 포함하는 모스트랜지스터의 게이트 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 모스트랜지스터의 게이트 스페이서의 제조방법을 나타내는 도면을 나타낸다.
본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 먼저 도3a에 도시된 바와 같이, 기판상에 게이트용 절연막(31), 게이트용 도전성 폴리실리콘막(32), 게이트용 금속실리사이드막(33)(예를 들어 텅스텐 실리사이드막), 게이트용 하드마스크막(34)을 순서대로 적층한 게이트 패턴(31 ~ 34)을 형성한다.
이어서 도3b에 도시된 바와 같이, 게이트의 스페이서용 버퍼 산화막(35)을 게이트 패턴(31 ~ 34)을 따라 화학기상증착법을 이용하여 50 ~ 150Å범위로 형성한다.
여기서 게이트의 스페이서용 버퍼 산화막(35)은 후속공정에서 형성되는 스페이서용 질화막(36)이 기판과의 직접 접촉시 발생할 수 있는 스트레스를 방지하기 위해 형성되는 막이다.
이어서 도3c에 도시된 바와 같이, 스페이서용 질화막(36)을 스페이서용 제1 버퍼 산화막(35)상에 50 ~ 350Å 범위로 형성한다.
여기서 스페이서용 질화막(36)은 게이트 패턴의 좌우에 형성되는 콘택플러그와 게이트 패턴(31 ~ 34)의 도전막(32,33)과 단락이 일어나는 것을 방지하기 위한 막이다.
이어서 도3d에 도시된 바와 같이, 스페이서용 제2-1 버퍼 산화막(37)을 게이트용 질화막(36)상에 화학기상증착법을 이용하여 25 ~ 100Å 범위로 형성한다.
여기서 스페이서용 제2-1 버퍼 산화막(37)은 후속공정에서 형성되는 스페이서용 폴리실리콘막(38)의 산화시 발생되는 스트레스가 하부구조로 전달되어 국부전적으로 크랙을 발생시키거나 하부구조가 깨어지는 것을 방지하기 위한 막이다.
이어서, 도3e에 도시된 바와 같이, 스페이서용 제2-1 버퍼 산화막(37)상에 스페이서용 폴리실리콘막(38)을 15 ~ 150Å 범위로 형성한다.
여기서 스페이서용 폴리실리콘막(38) 대신에 비정질의 실리콘을 같은 범위이 두께로 형성할 수도 있다. 결정질 또는 비정질 실리콘의 증착온도는 증착비율을 고 려하여 470 ~ 650℃ 범위에서 공정을 진행한다.
이어서 도3f에 도시된 바와 같이, 산소를 주입하는 산화공정을 진행하여 스페이서용 폴리실리콘막(38)을 스페이서용 제2 버퍼 산화막(39)으로 변화시킨다.
여기서 산화공정에서의 공정온도는 폴리실리콘막이 산화막으로 변화시 발생되는 스트레스를 최대한 억제할 수 있는 온도로 설정되면, 바람직하게는 600 ~ 850℃ 범위로 공정을 진행한다.
산화공정은 로를 이용하여 진행할 수도 있으나, 스트레스 발생억제를 위한 노멀한 로(furnace)를 이용한 산화공정이 아닌 RTO(Rapid Thermal Oxidation)공정으로 진행하는 것이 더 바람직하며, 이 때의 온도는 650 ~ 950℃ 범위로 공정을 진행한다.
이어서, 도3g에 도시된 바와 같이, 에치백등의 공정을 이용하여 게이트의 측벽에 스페이서(40,37',35')를 형성시킨다.
전술하 바와 같이 폴리실리콘막을 스페이서 형성시 사용함으로서, 폴리실리콘막은 그 막의 특성상 SC, LE 특성이 매우 좋기 때문에, 웨이퍼의 위치에 관계없이 일정한 두께의 스페이서를 제조할 수 있다.
웨이퍼의 위치에 관계없이 스페이서의 두께가 일정하게 제조되므로, 제조된 모스트랜지스터의 문턱전압이 웨이퍼의 위치에 관계없이 일정한 값을 가지게 된다.
도4는 본 발명에 의해 제조된 게이트 스페이서를 나타내는 전자현미경사진을 나타낸다.
도4를 참조하여 살펴보면, 전술한 실시예 대로 제조된 반도체 장치의 게이트 스페이서는 웨이퍼의 센터부분에서는 셀영역에서는 186Å이고, 주변영역에서는 198Å이며, 웨이퍼의 가장자리부분의 셀영역에서는 192Å이고, 주변영역에서는 216Å임을 알수 있다.
따라서 종래기술에 의해서는 웨이퍼의 위치에 따라 제조된 스페이서의 두께가 약 80Å정도의 차이가 나던 것을, 본 실시예에 따라 제조된 반도체 장치는 웨이퍼의 위치에 따라 15Å정도밖에 나질 않는다.
피모스트랜지스터의 경우 스페이서의 두께가 약 80Å정도의 차이가 나면, 문턱전압의 차이가 약 100 ~ 160mV 변화가 생기게 된다. 그러나, 스페이서의 두께가 약 15Å정도의 차이가 나면 문턱전압의 변화가 40mV 정도로 크게 줄어든다.
그러므로 본 실시예에 따른 제조된 반도체 장치는 웨이퍼의 위치에 따라 스페이서의 두께가 일정하므로 문턱전압의 크기가 일정하게 되어, 웨이퍼의 위치에 관계없이 동작상 신뢰성있는 반도체 장치를 제조할 수 있게 되는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 웨이퍼의 위치에 관계없이 스페이서의 두께가 일정한 게이트 패턴을 제조할 수 있게 되었다. 이로 인하여 제조되는 웨이퍼의 위치에 관계없 이 문턱전압이 일정한 반도체 장치를 쉽게 제조할 수 있다.
Claims (14)
- 기판상에 게이트용 절연막/게이트용 도전막/게이트용 하드마스크막으로 적층된 게이트 패턴을 형성하는 단계;게이트 패턴을 따라 절연막을 형성하는 단계;상기 절연막이 형성된 상기 게이트 패턴을 따라 스페이서용 실리콘막을 형성하는 단계;산화공정으로 상기 스페이서용 실리콘막을 산화시켜 스페이서용 산화막으로 형성시키는 단계; 및상기 스페이서용 산화막을 식각하여 스페이서를 형성하는 단계를 포함하는 모스트랜지스터의 게이트 제조방법.
- 제 1 항에 있어서,상기 스페이서용 실리콘막은 비정질 또는 결정질의 실리콘막인 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 2 항에 있어서,상기 스페이서용 실리콘막은 15 ~ 150Å 범위로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 1 항에 있어서,상기 스페이서용 실리콘막을 형성하는 공정온도는 470 ~ 650℃ 범위인 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 1 항에 있어서,상기 산화공정은 로에서 600 ~ 850℃ 온도범위에서 진행하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 1 항에 있어서,상기 산화공정은 급속열처리 공정으로 650 ~ 950℃ 온도범위에서 진행하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계는 상기 게이트 패턴과 상기 스페이서용 실리콘막의 사이에 스페이서용 질화막을 형성하는 단계를 포함하며, 상기 스페이서용 질화막은 상기 식각공정에서 상기 스페이서용 산화막과 같이 식각되는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 7 항에 있어서,상기 절연막을 형성하는 단계는 상기 게이트 패턴과 상기 스페이서용 질화막 사이에 스페이서용 제1 버퍼산화막을 형성하는 단계를 더 포함하며, 상기 스페이서용 제1 버퍼산화막은 상기 식각공정에서 상기 스페이서용 산화막과 같이 식각되는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 8 항에 있어서,상기 절연막을 형성하는 단계는 상기 스페이서용 질화막과 상기 스페이서용 실리콘막의 사이에 스페이서용 제2 버퍼산화막을 형성하는 단계를 더 포함하며, 상기 스페이서용 제2 버퍼산화막은 상기 식각공정에서 상기 스페이서용 산화막과 같이 식각되는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 8 항에 있어서,상기 스페이서용 제1 버퍼산화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 10 항에 있어서,상기 스페이서용 제1 버퍼산화막은 50 ~ 150Å 범위로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 7 항에 있어서,상기 스페이서용 질화막은 50 ` 350Å 범위로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 9 항에 있어서,상기 스페이서용 제2 버퍼산화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
- 제 13 항에 있어서,상기 스페이서용 제2 버퍼산화막은 25 ~ 100Å 범위로 형성하는 것을 특징으로 하는 모스트랜지스터의 게이트 제조방법.
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