KR100355868B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
규소 기판 내에 필드 산화막을 형성하고, 기판 위에 게이트 절연막과 게이트 전극을 형성한다. 다음, 게이트 전극을 중심으로 기판의 양쪽에 불순물을 이온 주입하여 소스 영역과 드레인 영역을 형성한 후, 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 다음, 규소를 기판 전면에 이온 주입하여 게이트 전극, 소스 영역 및 드레인 영역 상부에 규소가 다량으로 포함되어 있는 규소막을 형성한다. 이온 주입으로 인한 결함을 방지하기 위해 이온 주입 전에 5Å 내지 1,000Å의 얇은 산화막을 증착할 수도 있다. 다음, 기판 전면에 코발트막을 증착하고 1차 및 2차 어닐링을 실시하여 게이트 전극, 소스 영역 및 드레인 영역 상부에 CoSi2막을 형성한다. 코발트막을 증착한 후 TiN, Ti 또는 TiW을 인-시츄로 증착할 수도 있다. 이와 같이, 게이트 전극, 소스 영역 및 드레인 영역 상부에 형성되어 있는 규소막에서 금속 실리사이드막의 형성을 위한 규소가 공급되므로 소스 영역 및 드레인 영역 내의 규소의 소모를 최소화하여 누설 전류를 방지할 수 있으며, 특히 접합 깊이가 얕은 반도체 소자에 적용할 때 유리하다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 규소 기판 상부에 다결정 규소 등으로 이루어진 게이트 전극이 형성되어 있으며, 게이트 전극을 중심으로 기판의 양쪽에는 불순물이 도핑되어 있는 소스 및 드레인 영역이 형성되어 있다. 이와 같은 게이트 전극과 소스 및 드레인 영역은 기판의 상부에 형성되어 있는 층간 절연막의 접촉 구멍(contact hole)을 통하여 외부의 배선과 연결되어 있다.
이러한 반도체 소자가 고집적화됨에 따라 게이트 전극과 소스 및 드레인 영역의 면적이 감소하게 되어 외부의 배선과 연결되는 게이트 전극과 소스 및 드레인 영역의 표면인 접촉부의 면적도 감소하게 되어 접촉부의 접촉 저항이 높아지게 된다. 이러한 접촉부의 접촉 저항을 감소시키기 위해 고융점 금속(refractory metal)과 같은 금속을 이용하여 접촉부의 상부에 금속 실리사이드 등으로 이루어진 접촉층을 형성한다. 이때, 금속 실리사이드는 금속과 규소의 화합물로서, 금속과 규소가 접하는 접촉부에서 상호 확산에 의해 형성된다. 이렇게 형성된 실리사이드는 후속 공정에서 형성되는 배선용 금속막과 게이트 전극, 소스 및 드레인 영역과의 접촉 저항을 낮추는 역할을 한다.
그러면 종래 기술에 따른 반도체 소자의 제조 방법에 대하여 도 1a 내지 도 1c를 참조하여 설명한다.
먼저, 도 1a에서와 같이, 규소 기판(1) 위에 필드 산화막(field oxide)(2)을 형성한 후 게이트 절연막(3)과 게이트용 다결정 규소층을 차례로 증착하고 사진 식각하여 게이트 전극(4)을 형성하고, 게이트 전극(4)의 측벽에 측벽 스페이서(sidewall spacer)(7)를 형성한다. 다음, 게이트 전극(4)을 중심으로 기판(1)의 양쪽에 불순물을 이온 주입하여 소스 영역(5)과 드레인 영역(6)을 형성한다.
다음, 도 1b에서와 같이, 기판(1) 위에 고융점 금속 중의 하나인 코발트(Co)막(8)을 증착하고 어닐링을 실시하여 도 1c에서와 같이, 게이트 전극(4), 소스 영역(5) 및 드레인 영역(6) 상부에 코발트 실리사이드(CoSi2)막(9)을 형성한다.
이러한 종래 기술에 따른 반도체 소자의 제조 방법에서, 코발트를 어닐링하는 공정 중에 코발트가 규소와 과도하게 반응하여 접합 층으로 침투하여 누설전류(leakage current)가 발생한다. 이는 반도체 소자가 고집적화될수록 접합 깊이가 얕아지므로 더욱 심각한 문제를 일으킨다.
본 발명이 이루고자 하는 기술적 과제는 실리사이드를 형성하는 반도체 소자에서 누설 전류를 방지하는 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 그 순서에 따라 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 순서에 따라 도시한 단면도이다.
이러한 과제를 달성하기 위하여 본 발명에서는 실리사이드 금속을 증착하기 전에 규소를 이온 주입한다.
본 발명에 따르면, 규소 기판 내에 필드 산화막을 형성하고 기판 위에 게이트 절연막을 형성한 후 다결정 규소로 이루어진 게이트 전극을 형성한다. 다음, 게이트 전극의 측벽에 측벽 스페이서를 형성하고, 게이트 전극을 중심으로 기판의 양쪽에 소스 영역과 드레인 영역을 형성한다. 다음, 규소를 이온 주입한 후, 금속막을 증착하고 어닐링하여 게이트 전극, 소스 영역 및 드레인 영역 상부에 금속 실리사이드를 형성한다.
여기서, 금속막은 코발트로 형성할 수 있다.
금속 실리사이드를 형성할 때 1차 어닐링과 2차 어닐링을 실시하며, 1차 어닐링을 실시하여 게이트 전극, 소스 영역 및 드레인 영역 상부에 CoSi막을 형성하고, 2차 어닐링을 실시하여 CoSi막을 CoSi2막으로 전환하는 것이 바람직하다.
한편, 규소를 이온 주입하기 전에 산화막을 5Å 내지 1,000Å의 두께로 형성하며, 금속막을 증착한 후 인-시츄로 TiN, Ti 및 TiW의 단일막 또는 이중막을 형성할 수 있다.
이러한 본 발명에서는 게이트 전극, 소스 영역 및 드레인 영역 상부에 규소막을 형성하여 어닐링을 통해 CoSi2막을 형성할 때 규소가 과도하게 소모되는 것을 방지하여 누설 전류를 방지할 수 있다.
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
그러면, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 2a 내지 도 2d를 참조하여 설명한다.
먼저, 도 2a에서와 같이, 규소 기판(11)을 일정 깊이로 식각하여 트렌치를 형성한 후 트렌치 내부를 절연막으로 채워 필드 산화막(12)을 형성한다. 다음, 게이트 절연막(13)과 다결정 규소층을 차례로 증착하고 사진 식각하여 게이트 전극(14)을 형성한다. 다음, 게이트 전극(14)의 측벽에 산화막 또는 질화막으로 이루어진 측벽 스페이서(17)를 형성하고, 게이트 전극(14)을 중심으로 기판(11)의 양쪽에 불순물을 이온 주입하여 소스 영역(15)과 드레인 영역(16)을 형성한다. 이때, 측벽 스페이서(17)를 형성하기 전에 이온 주입을 통해 LDD(lightly doped drain) 영역을 형성할 수도 있다.
다음, 도 2b에서와 같이, 규소를 기판(11) 전면에 이온 주입한다. 이때, 규소가 게이트 전극(14), 소스 영역(15) 및 드레인 영역(16)의 표면에만 이온 주입되도록 이온 주입 에너지를 최소로 하는 것이 바람직하다. 이는 이온 주입 에너지가 높으면 주입된 이온에 의해 소스 영역(15) 및 드레인 영역(16)에 결함을 유발하고 터널링 효과(tunneling effect)로 인해 이후 어닐링 공정에서 누설 전류를 심화시킬 수도 있기 때문이다.
한편, 이온 주입으로 인한 결함을 방지하기 위해 이온 주입 전에 5Å 내지 1,000Å의 얇은 산화막을 증착하고 이온 주입을 실시할 수도 있다.
이와 같이 규소를 이온 주입하면 게이트 전극(14), 소스 영역(15) 및 드레인 영역(16) 상부에 규소가 다량으로 포함되어 있는 규소막(18, 19)이 형성되고, 측벽 스페이서(17)는 산화막 또는 질화막으로 형성되어 있어 주입된 규소가 측벽 스페이서(17) 내로 가두어 지므로 이후 어닐링 시 실리사이드화되지 않는다.
다음, 도 2c에서와 같이, 불산(HF)을 이용하여 소스 영역(15) 및 드레인 영역(16) 표면에 있는 자연 산화막(도시하지 않음)을 제거한 후, 코발트 타겟이 장착되어 있는 스퍼터링 챔버(chamber)에 아르곤(Ar) 기체를 넣고 플라스마 식각을 실시하여 소스 영역(15) 및 드레인 영역(16) 표면에 남아 있는 자연 산화막을 다시 제거한다. 다음, 기판(11) 전면에 코발트막(20)을 증착한다. 이때, 코발트막(20)을 증착한 후 TiN, Ti 또는 TiW의 단일막 또는 이중막을 인-시츄(in-situ)로 코발트막(20) 상부에 증착하여 코발트막(20)이 산화되는 것을 방지하는 것이 바람직하다.
다음, 도 2d에서와 같이, 1차 및 2차 어닐링을 실시하여 게이트 전극(14),소스 영역(15) 및 드레인 영역(16) 상부에 CoSi2막(21, 22)을 형성한다. 이에 대하여 다음에서 상세히 설명한다.
먼저, 급속 어닐링(RTP : rapid thermal process) 방식으로 1차 어닐링을 실시하여 게이트 전극(14), 소스 영역(15) 및 드레인 영역(16) 상부에 규소막(18, 19)의 규소와 코발트막(20)의 코발트의 반응에 인한 CoSi막을 형성한다. 이때, 어닐링 온도는 475℃ 내지 525℃이다. 여기서, 게이트 전극(14), 소스 영역(15) 및 드레인 영역(16) 상부의 규소막(18, 19)에서 CoSi막의 형성을 위한 규소가 공급되므로 소스 영역(15) 및 드레인 영역(16) 내의 규소의 소모를 최소화하여 누설 전류를 방지할 수 있다. 한편, 측벽 스페이서(17) 위에 증착된 코발트막(20)은 반응하지 않고 남아 있다.
다음, 황산(H2SO4) 용액을 사용한 습식 식각을 실시하여 반응하지 않고 남아 있는 코발트막(20)을 제거한다.
다음, 급속 어닐링 방식으로 2차 어닐링을 실시하여 CoSi막을 CoSi2막(21, 22)으로 전환시켜 저항을 낮춘다. 이때, 어닐링 온도는 600℃ 이상인 것이 바람직하다.
이와 같이, 게이트 전극(14), 소스 영역(15) 및 드레인 영역(16) 상부에 형성되어 있는 규소막(18, 19)에서 CoSi2막의 형성을 위한 규소가 공급되므로 소스 영역(15) 및 드레인 영역(16) 내의 규소의 소모를 최소화하여 누설 전류를 방지할 수 있으며, 특히 접합 깊이가 얕은 반도체 소자에 적용할 때 유리하다.
이와 같이 본 발명에서는 게이트 전극, 소스 영역 및 드레인 영역 상부에 규소막을 형성하여 어닐링을 통해 CoSi2막을 형성할 때 규소가 과도하게 소모되는 것을 방지하여 누설 전류를 방지할 수 있다.
Claims (7)
- 규소 기판 내에 필드 산화막을 형성하는 단계,상기 기판 위에 게이트 절연막을 형성하는 단계,다결정 규소로 이루어진 게이트 전극을 형성하는 단계,상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계,상기 게이트 전극을 중심으로 상기 기판의 양쪽에 소스 영역과 드레인 영역을 형성하는 단계,규소를 이온 주입하는 단계,금속막을 증착하는 단계,상기 금속막을 어닐링하여 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역 상부에 금속 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에서,상기 금속막은 코발트로 형성하는 반도체 소자의 제조 방법.
- 제1항에서,상기 금속 실리사이드를 형성하는 단계에서 1차 어닐링과 2차 어닐링을 실시하는 반도체 소자의 제조 방법.
- 제2항 또는 제3항에서,상기 1차 어닐링을 실시하여 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역 상부에 CoSi막을 형성하는 반도체 소자의 제조 방법.
- 제4항에서,상기 2차 어닐링을 실시하여 CoSi막을 CoSi2막으로 전환하는 반도체 소자의 제조 방법.
- 제1항에서,상기 규소를 이온 주입하기 전에 산화막을 5Å 내지 1,000Å의 두께로 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제1항에서,상기 금속막을 증착한 후 인-시츄로 TiN, Ti 및 TiW의 단일막 또는 이중막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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