KR100451756B1 - 반도체소자및그제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 액티브영역과 필드영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 표면과 필드 탑부분에 단차를 가지고 STI구조를 가지면서 형성되는 소자 격리막과, 상기 소자 격리막에 의해 격리된 액티브영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 제 1 측벽과, 상기 소자 격리막의 단차에 의해 노출된 반도체 기판의 양측면에 형성되는 제 2 측벽과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물영역과, 상기 게이트 전극의 표면과 소오스/드레인 불순물영역이 형성된 반도체 기판 및 제 2 측벽의 표면에 형성되는 살리사이드막과, 상기 소오스/드레인 불순물영역이 형성된 살리사이막의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 절연막을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 공정 마진(Margin) 확보하여 소자의 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)을 액티브영역과 필드영역을 정의한 후, 필드영역에 해당하는 반도체 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치(Trench)를 형성한다.
이어, 상기 트랜치를 포함한 전면에 절연막을 증착한 후, 에치백(Etch Back)이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막을 잔류시키어 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(12)을 형성한다.
그리고 상기 소자 격리막(12)에 의해 격리된 반도체 기판(11)의 액티브영역에 게이트 절연막(13)을 개재하여 게이트 전극(14)을 형성한다.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14)의 양측의 반도체 기판(11)의 표면내에 LDD(Lightly Doped Drain)영역(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 제 1 질화막(16)을 증착한다.
도 1c에 도시한 바와 같이, 상기 제 1 질화막(16)의 전면에 에치백(Etch Back)공정을 실시하여 상기 게이트 전극(14)의 양측면에 제 1 질화막 측벽(16a)을 형성한다.
여기서 에치백 공정시 오버에치(Over Etch)에 의해 소자 격리막(12)이 소정 두께만큼 손실(Loss)된다.
그리고 상기 게이트 전극(14) 및 제 1 질화막 측벽(16a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 불순물 이온을 주입한 후, RTP 어닐(Rapid Themical Process Anneal)을 실시하여 고농도 불순물 이온을 확산시키어 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 상기 LDD영역(15)과 연결되는 소오스 및 드레인 불순물영역(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 고융점금속(예를 들면 텅스텐 등)을 증착한 후 어닐공정을 실시하여 상기 소오스/드레인 불순물영역(17)이 형성된 반도체 기판(11)의 표면과 게이트 전극(14)의 표면에 살리시이드(Salicide)막(18)을 형성한다.
이어, 상기 반도체 기판(11) 및 게이트 전극(14)과 반응하지 않아 살리사이드막(18)이 형성되지 않는 고융점금속을 제거한다.
도 1e에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 질화막(19)과 ILD(Inter Layer Directic)막(20)을 차례로 증착하고, 포토리소그래픽 공정을 이용하여 상기 소오스 및 드레인 불순물영역(17)이 형성된 살리사이드막(18)의 표면이 소정부분 노출되도록 상기 ILD막(20) 및 제 2 질화막(19)을 선택적으로 제거하여 콘택홀(21)을 형성한다.
여기서 상기 제 2 질화막(19)의 증착온도는 700~800℃의 고온이다.
이후 공정은 도면에 도시하지 않았지만 콘택홀(21)을 통해 노출된 살리사이드막(18)과 연결되는 금속배선을 형성한다.
그러나 상기와 같은 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 절연막 측벽 형성시 오버에치(Over Etch)에 의해 소자 격리막이 손실되어 액티브와 필드 경계면의 기판 표면이 노출되어 이후 살리사이드 형성시 PGI(Profiled Groove Isolation)측면에서의 정션 레키지(Junction Leakage)가 발생한다.
둘째, 소오스 및 드레인 불순물영역을 형성한 후에 700~800℃의 온도에서 질화막을 증착함으로써 소오스 및 드레인 불순물영역이 오버 확산되어 소오스 및 드레인 불순물영역이 파괴된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 에치백 공정시 소자 격리막의 손실에 의해 액티브와 필드 경계면의 기판의 노출을 방지하여 살리사이드 공정시 정션 레키지를 줄이고, 소오스 및 드레인 불순물영역을 형성하기 전에 질화막을 증착함으로써 소오스 및 드레인 불순물영역의 파괴를 방지함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는 데 그목적이 있다.
도 1a 내지 도 1e는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : 게이트 절연막 34a : 게이트 전극
34b : 폴리 실리콘 측벽 35 : LDD영역
36 : 질화막 측벽 37 : 소오스/드레인 불순물영역
38 : 살리사이드막 39 : ILD막
40 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 액티브영역과 필드영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 표면과 필드 탑부분에 단차를 가지고 STI구조를 가지면서 형성되는 소자 격리막과, 상기 소자 격리막에 의해 격리된 액티브영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 제 1 측벽과, 상기 소자 격리막의 단차에 의해 노출된 반도체 기판의 양측면에 형성되는 제 2 측벽과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물영역과, 상기 게이트 전극의 표면과 소오스/드레인 불순물영역이 형성된 반도체 기판 및 제 2 측벽의 표면에 형성되는 살리사이드막과, 상기 소오스/드레인 불순물영역이 형성된 살리사이막의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 절연막을 포함하여 구성되고, 상기와 구성되는 반도체 소자의 제조방법은 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 STI구조를 갖는 소자 격리막을 형성하는 단계와, 상기 소자 격리막을 표면으로부터 소정 두께만큼 제거하는 단계와, 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함한 반도체 기판의 전면에 전도층을 형성하는 단계와, 상기 전도층 및 게이트 절연막을 선택적으로 제거하여 액티브영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 1 측벽을 형성하는 단계와, 상기 소자 격리막이 제거된 반도체 기판의 양측면에 제 2 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물영역을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 불순물영역이 형성된 반도체 기판 및 제 2 측벽의 표면에 살리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 상기 소오스/드레인 불순물영역이 형성된 살리사이드막의 표면에 소정부분 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(31)의 액티브 표면과 필드 탑(Top)부분에 단차를 가지고 STI구조를 가지면서 소자 격리막(32)이 형성되어 있고, 상기 소자 격리막(32)에 의해 격리된 액티브영역에 게이트 절연막(33)을 개재하여 게이트 전극(34a)이 형성되어 있으며, 상기 게이트 전극(34a)의 양측면과 소자 격리막(32)의 단차에 의해 노출된 반도체 기판(31)의 양측면에 게이트 절연막(33) 및 폴리 실리콘 측벽(34b)이 형성되어 있으며, 상기 게이트 전극(34a) 양측의 반도체 기판(31)의 LDD 영역(35) 및 소오스/드레인 불순물영역(37)이 형성되어 있고, 상기 게이트 전극(34a)의 표면과 소오스/드레인 불순물영역(37)이 형성된 반도체 기판(31)의 표면에는 살리사이드막(38)이 형성되어 있고, 상기 소오스/드레인 불순물영역(37)이 형성된 살리사이막(38)의 표면이 소정부분 노출되도록 콘택홀(40)을 갖으면서 반도체 기판(31)의 전면에 ILD막(39)이 형성되어 있다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)을 액티브영역과 필드영역을 정의한 후, 필드영역에 해당하는 반도체 기판(31)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치(Trench)를 형성한다.
이어, 상기 트랜치를 포함한 전면에 절연막을 증착한 후, 에치백(Etch Back)이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막을 잔류시키어 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(32)을 형성한다.
그리고 상기 반도체 기판(31)에 게이트 산화 전세(Pre-cleanning) 공정을 실시한다.
이때 상기 전세 공정을 통해 소자 격리막(32)이 표면으로부터 소정 두께만큼 제거되어 액티브 표면과 소자 격리막(32)의 탑(Top)간에 단차가 발생한다.
도 3b에 도시한 바와 같이, 상기 반도체 기판(31)에 열산화 공정을 실시하여 반도체 기판(31)의 표면에 게이트 절연막(33)을 형성하고, 상기 게이트 절연막(33)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘층(34)을 증착한다.
도 3c에 도시한 바와 같이, 상기 폴리 실리콘층(34) 및 게이트 절연막(33)에 사진식각공정을 실시하여 폴리 실리콘층(34)과 게이트 절연막(33)을 선택적으로 제거하여 게이트 전극(34a)을 형성한다.
여기서 상기 게이트 전극(34a)을 형성할 때 상기 소자 격리막(32)의 단차를 갖는 반도체 기판(31)의 양측면에도 폴리 실리콘 측벽(34b)이 형성된다.
이어, 상기 게이트 전극(34a)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(34a)의 양측의 반도체 기판(31)의 표면내에 LDD(Lightly Doped Drain)영역(35)을 형성한다.
도 3d에 도시한 바와 같이, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 질화막을 증착한 후, 상기 질화막의 전면에 에치백 공정을 실시하여 상기 게이트 전극(34a)의 양측면에 질화막 측벽(36)을 형성한다.
이어, 상기 게이트 전극(34a) 및 질화막 측벽(36)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(34a) 양측의 반도체 기판(31) 표면내에 상기 LDD영역(35)과 연결되는 소오스/드레인 불순물영역(37)을 형성한다.
도 3e에 도시한 바와 같이, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 고융점금속(예를 들면 텅스텐 등)을 증착한 후 어닐공정을 실시하여 상기 소오스/드레인 불순물영역(37)이 형성된 반도체 기판(31)의 표면과 게이트 전극(34a)의 표면에 살리시이드(Salicide)막(38)을 형성한다.
여기서 상기 소자 격리막(32) 단차부의 반도체 기판(31) 양측면에 형성된 폴리 실리콘 측벽(34b)의 표면에도 살리사이드막(38)이 형성된다.
이어, 상기 반도체 기판(31) 및 게이트 전극(34a) 그리고 폴리 실리콘 측벽(34b)과 반응하지 않아 살리사이드막(38)이 형성되지 않는 고융점금속을 제거한다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 ILD(Inter Layer Directic)막(39)을 증착하고, 포토리소그래픽 공정을 이용하여 상기 소오스/드레인 불순물영역(37)이 형성된 살리사이드막(38)의 표면이 소정부분 노출되도록 상기 ILD막(39)을 선택적으로 제거하여 콘택홀(40)을 형성한다.
여기서 상기 콘택홀(40)을 형성할 때 미스 얼라인이 발생하더라도 폴리 실리콘 측벽(34b) 및 그 표면에 형성된 살리사이드막(38)에 의해 소자 격리막(32)이 손실되어 정션 레키지가 발생하는 것을 방지할 수 있다.
이후 공정은 도면에 도시하지 않았지만 콘택홀(40)을 통해 노출된 살리사이드막(38)과 연결되는 금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 소자 격리막이 소정두께 만큼 제거되어 노출된 액티브와 필드 경계의 기판 양측면에 폴리 실리콘 측벽 및 실리사이드막을 형성함으로써 PGI 측면에서의 정션 레키지를 줄일 수 있다.
둘째, 소오스 및 드레인 불순물영역을 형성한 후 질화막을 증착하지 않음으로써 질화막 증착시 발생하는 소오스 및 드레인 불순물영역의 파괴를 방지할 수 있다.
Claims (4)
- 액티브영역과 필드영역으로 정의된 반도체 기판과,상기 필드 영역에 형성되며 탑부분이 액티브 영역의 반도체 기판과 단차를 갖는 소자 격리막과,상기 소자 격리막에 의해 격리된 액티브영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과,상기 게이트 전극 양측면에 형성되는 절연막 측벽과,상기 소자 격리막의 단차에 의해 노출된 반도체 기판의 양측면에 형성되는 폴리실리콘 측벽과,상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역과,상기 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판 및 폴리실리콘 측벽의 표면에 형성되는 살리사이드막과,상기 소오스/드레인 불순물영역이 형성된 살리사이드막의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 폴리실리콘 측벽과 반도체 기판 사이에 절연막을 구비하는 것을 특징으로 하는 반도체 소자.
- 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 STI 구조를 갖는 소자 격리막을 형성하는 단계;상기 소자 격리막을 표면으로부터 소정 두께만큼 제거하는 단계;상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 포함한 반도체 기판의 전면에 전도층을 형성하는 단계;상기 전도층을 선택적으로 제거하여 액티브영역에는 게이트 전극을 형성하고 상기 소자 격리막의 제거로 노출되는 반도체 기판의 양측면에는 폴리실리콘 측벽을 형성하는 단계;상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물 영역을 형성하는 단계;상기 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판 및 폴리실리콘 측벽의 표면에 살리사이드막을 형성하는 단계;상기 반도체 기판의 전면에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 상기 소오스/드레인 불순물영역이 형성된 살리사이드막의 표면에 소정부분 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3항에 있어서,상기 소자 격리막은 게이트 절연막 전세정 공정시에 소정 두께 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074638A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02113548A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体装置 |
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| US5780348A (en) * | 1997-07-14 | 1998-07-14 | United Microelectronics Corporation | Method of making a self-aligned silicide component |
| US5949126A (en) * | 1997-12-17 | 1999-09-07 | Advanced Micro Devices, Inc. | Trench isolation structure employing protective sidewall spacers upon exposed surfaces of the isolation trench |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074638A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02113548A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH05251552A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| KR980012244A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 반도체장치의 제조방법 |
| US5780348A (en) * | 1997-07-14 | 1998-07-14 | United Microelectronics Corporation | Method of making a self-aligned silicide component |
| US5949126A (en) * | 1997-12-17 | 1999-09-07 | Advanced Micro Devices, Inc. | Trench isolation structure employing protective sidewall spacers upon exposed surfaces of the isolation trench |
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