JP2007027348A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シェアードコンタクトを有し、且つ、リーク電流の低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】シェアードコンタクト形成領域に位置するゲート電極配線１４ｂの上面上及び側面上にはシリサイド層２０ｄが形成されている。そして、層間絶縁膜２２には、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂ及びゲート電極配線１４ｂ上のシリサイド層２０ｄに接続するシェアードコンタクトとなるコンタクトプラグ２４ｂが形成されている。これにより、層間絶縁膜２２にコンタクトホール２３ｂを形成した際、半導体基板１１の表面を露出させることなく形成することができる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にシェアードコンタクトを有するＭＩＳ型トランジスタを備えた半導体装置及びその製造方法に関する。

近年、半導体装置の微細化に伴い、ＳＲＡＭ部ではセル面積を縮小するために、ソース・ドレイン領域とゲート電極配線を１つのコンタクトプラグに共通接続する、いわゆるシェアードコンタクトが用いられている（例えば、特許文献１参照）。

以下、従来のシェアードコンタクトを有する半導体装置の製造方法について、図面を用いて説明する。

図４（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。

まず、図４（ａ）に示す工程で、Ｐ型の半導体基板１０１に各活性領域を区画する分離酸化膜１０２を形成する。その後、ゲート酸化膜１０３ａを形成した後、ゲート電極１０４ａとゲート電極配線１０４ｂとを形成する。このとき、ゲート電極配線１０４ｂ下の活性領域上には、ゲート酸化膜と同時に形成された酸化膜１０３ｂが形成される。その後、シリコン窒化膜を堆積及びエッチングすることによって、ゲート電極１０４ａの側面上にサイドウォール１０５ａを形成するとともに、ゲート電極配線１０４ｂの側面上にサイドウォール１０５ｂを形成する。

次に、図４（ｂ）に示す工程で、半導体基板１０１に、ゲート電極１０４ａ、ゲート電極配線１０４ｂ、サイドウォール１０５ａ、１０５ｂ及び分離酸化膜１０２を注入マスクにしてＮ型不純物をイオン注入してＮ型ソース・ドレイン領域１０６ａ、１０６ｂを形成する。その後、半導体基板１０１上の全面に、スパッタ法によりコバルト（Ｃｏ）膜を形成した後、熱処理を行い、コバルトとシリコンを反応させることにより、Ｎ型ソース・ドレイン領域１０６ａ、１０６ｂ上にシリサイド層１０７ａ、１０７ｂを形成すると共に、ゲート電極１０４ａ上にシリサイド層１０７ｃを形成し、且つ、ゲート電極配線１０４ｂ上にシリサイド層１０７ｄを形成する。その後、未反応のまま残存するコバルト膜を選択的に除去する。

次に、図４（ｃ）に示す工程で、半導体基板１０１上の全面に、シリコン窒化膜１０８を形成した後、シリコン窒化膜１０８上にシリコン酸化膜からなる層間絶縁膜１０９を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）を用いて層間絶縁膜１０９の平坦化を行う。その後、層間絶縁膜１０９及びシリコン窒化膜１０８をエッチングして、Ｎ型ソース・ドレイン領域１０６ａ上のシリサイド層１０７ａに到達するコンタクトホール１１０ａを形成する。同時に、Ｎ型ソース・ドレイン領域１０６ｂ上のシリサイド層１０７ｂ及びゲート電極配線１０４ｂ上のシリサイド層１０７ｄに到達するコンタクトホール１１０ｂを形成する。このコンタクトホール１１０ｂは、シリサイド層１０７ｂ及びシリサイド層１０７ｄに跨って形成されたシェアードコンタクトホールとなる。

次に、図４（ｄ）に示す工程で、コンタクトホール１１０ａ、１１０ｂを含む層間絶縁膜１０９上の全面に、ドープトポリシリコン膜を形成する。その後、ＣＭＰ法を用いて、層間絶縁膜１０９上のドープトポリシリコン膜を研磨除去することにより、コンタクトホール１１０ａ、１１０ｂ内にドープトポリシリコン膜からなるコンタクトプラグ１１１ａ、１１１ｂを形成する。なお、コンタクトホール１１０ｂ内に形成されたコンタクトプラグ１１１ｂは、Ｎ型ソース・ドレイン領域１０６ｂ上のシリサイド層１０７ｂ及びゲート電極配線１０４ｂ上のシリサイド層１０７ｄに接続されたシェアードコンタクトとなる。その後、層間絶縁膜１０９上に、コンタクトプラグ１１１ａ、１１１ｂに接続された金属配線１１２ａ、１１２ｂを形成する。
特開２００３−２３１１１号公報

しかしながら、上記のような従来の半導体装置及びその製造方法では、下記のような不具合があった。

図４（ｂ）に示すように、サイドウォール１０５ａ、１０５ｂをシリサイド形成マスクにして、Ｎ型ソース・ドレイン領域１０６ｂ上にシリサイド層１０７ｂを形成する。その後、図４（ｃ）に示すように、シェアードコンタクト形成領域の層間絶縁膜１０９及びシリコン窒化膜１０８をエッチングしてコンタクトホール１１０ｂを形成する。このとき、コンタクトホール１１０ｂ内に露出するサイドウォール１０５ｂがドライエッチングによりエッチングされ膜減りするため後退する。このため、シリサイド層１０７ｂとサイドウォール１０５ｂとの間に隙間が生じ、シリサイド層が形成されていない半導体基板１０１の表面が露出する。この結果、コンタクトホール形成時のドライエッチングによって、半導体基板１０１の露出領域にエッチングダメージが入ったり、あるいは、半導体基板１０１がエッチングされて掘れ込んだりするため、Ｎ型ソース・ドレイン領域１０６ｂと基板間のリーク電流が発生するという課題があった。

そこで、本発明の目的は、シェアードコンタクトを有し、且つ、リーク電流の低減が図れる半導体装置及びその製造方法を提供することにある。

本発明の半導体装置は、半導体基板上に下地絶縁膜を介して形成されたゲート電極配線と、半導体基板におけるゲート電極配線の側方下に形成された拡散領域と、拡散領域上に形成された第１のシリサイド層と、ゲート電極配線の上面上及び側面上に形成された第２のシリサイド層と、半導体基板上に形成された層間絶縁膜と、層間絶縁膜に形成され、第１のシリサイド層及び第２のシリサイド層に到達するコンタクトホールと、コンタクトホール内に形成されたコンタクトプラグとを備えている。

上記半導体装置において、半導体基板に形成された素子分離領域を備え、デート電極配線は、素子分離領域上に跨って形成されている。

上記半導体装置において、ゲート電極配線の側面上のうち、第１の領域には第２のシリサイド層が形成されており、第２の領域には第１のサイドウォールが形成されている。

上記半導体装置において、第１のサイドウォールは、シリコン窒化膜を有し、シリコン窒化膜は、ドライエッチングではシリコン酸化膜に比べてエッチングレートが高く、ウェットエッチングではシリコン酸化膜に比べてエッチングレートが低い。

上記半導体装置において、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面上に形成された第２のサイドウォールとを備え、拡散領域は、半導体基板における第２のサイドウォールの側方下に形成されたソース・ドレイン領域である。

本発明の半導体装置の製造方法は、半導体基板上に下地絶縁膜を介してゲート電極配線を形成する工程（ａ）と、半導体基板におけるゲート電極配線の側方下に拡散領域を形成する工程（ｂ）と、拡散領域上に第１のシリサイド層を形成するとともに、ゲート電極配線の上面上及び側面上に第２のシリサイド層を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上に形成された層間絶縁膜と、層間絶縁膜に、第１のシリサイド層及び第２のシリサイド層に到達するコンタクトホールを形成する工程（ｄ）と、コンタクトホール内にコンタクトプラグを形成する工程（ｅ）とを備えている。

上記半導体装置の製造方法において、工程（ａ）の前に、半導体基板に素子分離領域を形成する工程を備え、工程（ａ）では、ゲート電極配線を素子分離領域上に跨るように形成する。

上記半導体装置の製造方法において、工程（ａ）の後で工程（ｂ）の前に、ゲート電極配線の側面上に第１のサイドウォールを形成する工程と、拡散領域上に位置する第１のサイドウォールを除去する工程を有している。

上記半導体装置の製造方法において、第１のサイドウォールは、シリコン窒化膜を有し、シリコン窒化膜は、ドライエッチングにおけるエッチングレートはシリコン酸化膜に比べて高く、ウェットエッチングにおけるエッチングレートはシリコン酸化膜に比べて低い。

上記半導体装置の製造方法において、工程（ａ）では、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を含み、工程（ａ）の後で工程（ｂ）の前に、ゲート電極の側面上に第２のサイドウォールを形成する工程を有し、工程（ｂ）では、ゲート電極、第２のサイドウォール及びゲート電極配線を注入マスクにしてソース・ドレイン領域を形成する工程を含み、拡散領域はソース・ドレイン領域の一方である。

本発明によれば、ゲート電極配線の側面上に第２のシリサイド層を形成することにより、層間絶縁膜に第１のシリサイド層及び第２のシリサイド層に到達するコンタクトホールを形成した際、従来のようなサイドウォールの後退による半導体基板表面の露出が生じないため、リーク電流の低減を図ることができる。

（実施の形態）
以下、本発明の実施形態に係る半導体装置及びその製造方法について、Ｎ型ＭＩＳトランジスタを例に、図面を参照しながら説明する。

図１は本発明の実施形態に係る半導体装置を示す断面図である。

図１に示すように、本実施形態の半導体装置は、Ｐ型の半導体基板１１と、半導体基板１１に形成された溝型素子分離領域１２と、溝型素子分離領域１２に囲まれた半導体基板１１からなる活性領域上に形成されたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１４ａと、ゲート電極１４ａの側方下に位置する半導体基板１１に形成されたＮ型エクステンション領域１５と、ゲート電極１４ａの側面上に形成されたＬ字状のシリコン酸化膜１６ａと板状のシリコン窒化膜１７ａからなるサイドウォール１８ａと、サイドウォール１８ａの側方下に位置する半導体基板１１に形成されたＮ型ソース・ドレイン領域１９ａ、１９ｂとを有している。

そして、Ｎ型ソース・ドレイン領域１９ｂが形成されている活性領域のうち溝型素子分離領域１２に隣接している領域上に形成された下地絶縁膜１３ｂと、下地絶縁膜１３ｂ及び溝型素子分離領域１２の一部の上に跨って形成されたゲート電極配線１４ｂと、溝型素子分離領域１２上に位置するゲート電極配線１４ｂの側面上に形成されたＬ字状のシリコン酸化膜１６ｂと板状のシリコン窒化膜１７ｂからなるサイドウォール１８ｂとを有している。

さらに、Ｎ型ソース・ドレイン領域１９ａ上に形成されたシリサイド層２０ａと、Ｎ型ソース・ドレイン領域１９ｂ上に形成されたシリサイド層２０ｂと、ゲート電極１４ａの上面上に形成されたシリサイド層２０ｃと、ゲート電極配線１４ｂの上面上及び側面上の一部に形成されたシリサイド層２０ｄと、ゲート電極１４ａ、サイドウォール１８ａを含む半導体基板１１上に形成された下地保護膜２１と、下地保護膜２１上に形成された層間絶縁膜２２と、層間絶縁膜２２及び下地保護膜２１を貫通しシリサイド層２０ａに到達するコンタクトホール２３ａと、コンタクトホール２３ａ内に埋め込まれ、シリサイド層２０ａを介してＮ型ソース・ドレイン領域１９ａに電気的に接続されるコンタクトプラグ２４ａと、層間絶縁膜２２及び下地保護膜２１を貫通しシリサイド層２０ｂ、２０ｄに到達するコンタクトホール２３ｂと、コンタクトホール２３ｂ内に埋め込まれ、シリサイド層２０ｂを介してＮ型ソース・ドレイン領域１９ｂに電気的に接続され、且つ、シリサイド層２０ｄを介してゲート電極配線１４ｂに電気的に接続されるコンタクトプラグ２４ｂと、コンタクトプラグ２４ａに電気的に接続されるように層間絶縁膜２２上に形成された金属配線２５ａと、コンタクトプラグ２４ｂに電気的に接続されるように層間絶縁膜２２上に形成された金属配線２５ｂとを備えている。このコンタクトプラグ２４ｂは、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂとゲート電極配線１４ｂ上のシリサイド層２０ｄに共通接続されている、いわゆるシェアードコンタクトになっている。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。

図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。

まず、図２（ａ）に示す工程で、Ｐ型の半導体基板１１に各活性領域を区画する溝型素子分離領域１２を形成する。その後、溝型素子分離領域１２によって囲まれた半導体基板１１からなる活性領域上に、熱酸化処理によりゲート絶縁膜となる酸化膜を形成する。その後、酸化膜上にポリシリコン膜を形成した後、ポリシリコン膜及び酸化膜をパターニングして、ゲート絶縁膜１３ａ及びゲート電極１４ａを形成するのと同時に、下地絶縁膜１３ｂ及びゲート電極配線１４ｂを形成する。このとき、ゲート電極配線１４ｂは、隣接するＭＩＳトランジスタのゲート電極と一体化形成された配線であり、活性領域上に形成された下地絶縁膜１３ｂ及び溝型素子分離領域１２の一部の上に跨って形成する。その後、半導体基板１１に、ゲート電極１４ａ及びゲート電極配線１４ｂを注入マスクにしてＮ型不純物であるヒ素をイオン注入してＮ型エクステンション領域１５を形成する。

次に、図２（ｂ）に示す工程で、半導体基板１１上の全面に、シリコン酸化膜及びシリコン窒化膜を順次形成する。その後、異方性ドライエッチングを用いて、シリコン窒化膜及びシリコン酸化膜を順次エッチングすることにより、ゲート電極１４ａの側面上にＬ字状のシリコン酸化膜１６ａと板状のシリコン窒化膜１７ａからなるサイドウォール１８ａを形成するのと同時に、ゲート電極配線１４ｂの側面上にＬ字状のシリコン酸化膜１６ｂと板状のシリコン窒化膜１７ｂからなるサイドウォール１８ｂを形成する。このとき、シリコン窒化膜１７ａ、１７ｂは、ＡＬＤ（Atomic Layer Deposition）法を用いて形成したシリコン窒化膜、又は、ＨＣＤ（Hexa-chloro-disilane）ガスを用いて６５０℃以下の低温で形成したシリコン窒化膜を用いることが望ましい。これらの製法によって形成したシリコン窒化膜は、ウェットエッチングにおけるエッチングレートが熱酸化膜の１０倍近くある反面、ドライエッチングにおけるエッチングレートは熱酸化膜より小さいという特性を有している。

次に、図２（ｃ）に示す工程で、半導体基板１１上に、シェアードコンタクト形成領域に開口３０ａを有するレジスト３０を形成する。ここで、レジスト３０は、少なくともゲート電極１４ａ、サイドウォール１８ａ及び溝型素子分離領域１２を覆い、ゲート電極配線１４ｂの側面上に形成されたサイドウォール１８ｂのうちシェアードコンタクト形成領域に位置するサイドウォール１８ｂが露出するように開口３０ａを設ける。その後、レジスト３０をエッチングマスクにして、開口３０ａ内に露出するサイドウォール１８ｂを、フッ酸溶液を用いたウェットエッチングにより除去する。このとき、ＤＨＦ（水：ＨＦ＝５０：１）の薬液を用いてウェットエッチングした場合、シリコン窒化膜１７ｂは熱酸化膜に比べて１０倍近くのエッチングレートを有するため選択的に除去することができる。その後、レジスト３０を除去する。

次に、図２（ｄ）に示す工程で、半導体基板１１に、ゲート電極１４ａ、サイドウォール１８ａ、ゲート電極配線１４ｂ及び溝型素子分離領域１２を注入マスクにしてＮ型不純物であるリン又はヒ素、あるいはこれらの両方をイオン注入してＮ型ソース・ドレイン領域１９ａ、１９ｂを形成する。このとき、ゲート電極１４ａの側方下には、Ｎ型エクステンション領域１５が形成され、その外側にＮ型ソース・ドレイン領域１９ａ、１９ｂが形成され、Ｎ型エクステンション領域１５とＮ型ソース・ドレイン領域１９ａ、１９ｂの境界がサイドウォール１８ａ下に位置する。そして、ゲート電極配線１４ｂ端部下には、Ｎ型ソース・ドレイン領域１９ｂが入り込んで形成される。

次に、図３（ａ）に示す工程で、半導体基板１１上の全面に、スパッタ法によりコバルト（Ｃｏ）膜を形成した後、コバルト膜上にＴｉＮ膜を形成する。その後、窒素雰囲気中で熱処理を行い、コバルトとシリコンを反応させることにより、Ｎ型ソース・ドレイン領域１９ａ、１９ｂ上にシリサイド層２０ａ、２０ｂを形成すると共に、ゲート電極１４ａ上にシリサイド層２０ｃを形成し、且つ、ゲート電極配線１４ｂ上にシリサイド層２０ｄを形成する。このとき、シリサイド層２０ｃは、ゲート電極１４ａの上面上に形成される。また、シリサイド層２０ｄは、ゲート電極配線１４ｂの上面上、及びＮ型ソース・ドレイン領域１９ｂ上に位置するゲート電極配線１４ｂの側面上に形成される。ここで、シリサイド層２０ｂとシリサイド層２０ｄが接続され、下地絶縁膜１３ｂの側面を覆うように形成することが望ましい。その後、未反応のまま残存するコバルト膜を選択的に除去する。

次に、図３（ｂ）に示すように、半導体基板１１上の全面に、シリコン窒化膜からなる下地保護膜２１を形成した後、下地保護膜２１上に酸化膜からなる層間絶縁膜２２を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）を用いて層間絶縁膜２２の平坦化を行う。

次に、図３（ｃ）に示すように、層間絶縁膜２２上に、Ｎ型ソース・ドレイン領域１９ａの上に開口３１ａを有し、Ｎ型ソース・ドレイン領域１９ｂからゲート電極配線１４ｂに至る領域、すなわちシェアードコンタクト形成領域の上に開口３１ｂを有するレジスト３１を形成する。その後、レジスト３１をエッチングマスクにして、層間絶縁膜２２及び下地保護膜２１をエッチングして、Ｎ型ソース・ドレイン領域１９ａ上のシリサイド層２０ａに到達するコンタクトホール２３ａを形成する。同時に、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂ及びゲート電極配線１４ｂ上のシリサイド層２０ｄに到達するコンタクトホール２３ｂを形成する。なお、コンタクトホール２３ｂは、シリサイド層２０ｂ及びシリサイド層２０ｄに跨って形成されたシェアードコンタクトホールとなる。その後、レジスト３１を除去する。

次に、図３（ｄ）に示すように、コンタクトホール２３ａ、２３ｂを含む層間絶縁膜２２上の全面に、ＴｉＮなどの密着層及びタングステン（Ｗ）等の金属膜を順次形成する。その後、ＣＭＰ法を用いて、層間絶縁膜２２上の金属膜及び密着層を研磨除去することにより、コンタクトホール２３ａ、２３ｂ内に密着層及び金属膜からなるコンタクトプラグ２４ａ、２４ｂを形成する。なお、コンタクトホール２３ｂ内に形成されたコンタクトプラグ２４ｂは、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂ及びゲート電極配線１４ｂ上のシリサイド層２０ｄに接続されたシェアードコンタクトとなる。その後、層間絶縁膜２２上に、コンタクトプラグ２４ａ、２４ｂに接続された金属配線２５ａ、２５ｂを形成する。

本実施形態によれば、ゲート電極配線１４ｂの側面上に形成されたサイドウォール１８ｂを除去した後、ゲート電極配線１４ｂの上面上及び側面上にシリサイド層２０ｄを形成する。これにより、図３（ｃ）に示すように、層間絶縁膜２２にコンタクトホール２３ｂを形成した際、コンタクトホール２３ｂ内に露出するゲート電極配線１４ｂの側面上はシリサイド層２０ｄに覆われているため、半導体基板１１の表面を露出させることなく形成することができる。従って、従来のようなサイドウォールの後退がなく、半導体基板表面が露出しないので、半導体基板へのエッチングダメージやエッチングを防止することができ、リーク電流を低減することができる。

なお、本実施形態では、Ｎ型ＭＩＳトランジスタを用いて説明したが、同様な方法によってＰ型ＭＩＳトランジスタも形成することができる。また、基板としてＰ型の半導体基板１１を用いて説明したが、Ｎ型の半導体基板にＰ型不純物をイオン注入して形成したＰ型ウェル領域であってもよい。また、シリサイド層を形成するための金属膜としてコバルト膜を用いて説明したが、ニッケル（Ｎｉ）などの高融点金属膜であってもよい。

以上説明したように、本発明は、シェアードコンタクトを有する半導体装置及びその製造方法等に有用である。

本発明の実施形態に係る半導体装置を示す断面図 （ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図 （ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図 従来の半導体装置の製造工程を示す断面図

符号の説明

１１ 半導体基板
１２ 溝型素子分離領域
１３ａ ゲート絶縁膜
１３ｂ 下地絶縁膜
１４ａ ゲート電極
１４ｂ ゲート電極配線
１５ Ｎ型エクステンション領域
１６ａ、１６ｂ シリコン酸化膜
１７ａ、１７ｂ シリコン窒化膜
１８ａ、１８ｂ サイドウォール
１９ａ、１９ｂ Ｎ型ソース・ドレイン領域
２０ａ、２０ｂ、２０ｃ、２０ｄ シリサイド層
２１ 下地保護膜
２２ 層間絶縁膜
２３ａ、２３ｂ コンタクトホール
２４ａ、２４ｂ コンタクトプラグ
２５ａ、２５ｂ 金属配線
３０ レジスト
３０ａ 開口
３１ レジスト
３１ａ、３１ｂ 開口

Claims (10)

1. 半導体基板上に下地絶縁膜を介して形成されたゲート電極配線と、
   前記半導体基板における前記ゲート電極配線の側方下に形成された拡散領域と、
   前記拡散領域上に形成された第１のシリサイド層と、
   前記ゲート電極配線の上面上及び側面上に形成された第２のシリサイド層と、
   前記半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第１のシリサイド層及び前記第２のシリサイド層に到達するコンタクトホールと、
   前記コンタクトホール内に形成されたコンタクトプラグと
   を備えていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体基板に形成された素子分離領域を備え、
   前記デート電極配線は、前記素子分離領域上に跨って形成されていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記ゲート電極配線の側面上のうち、第１の領域には前記第２のシリサイド層が形成されており、第２の領域には第１のサイドウォールが形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１のサイドウォールは、シリコン窒化膜を有し、
   前記シリコン窒化膜は、ドライエッチングではシリコン酸化膜に比べてエッチングレートが高く、ウェットエッチングではシリコン酸化膜に比べてエッチングレートが低いことを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の側面上に形成された第２のサイドウォールとを備え、
   前記拡散領域は、前記半導体基板における前記第２のサイドウォールの側方下に形成されたソース・ドレイン領域であることを特徴とする半導体装置。
6. 半導体基板上に下地絶縁膜を介してゲート電極配線を形成する工程（ａ）と、
   前記半導体基板における前記ゲート電極配線の側方下に拡散領域を形成する工程（ｂ）と、
   前記拡散領域上に第１のシリサイド層を形成するとともに、前記ゲート電極配線の上面上及び側面上に第２のシリサイド層を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、前記半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜に、前記第１のシリサイド層及び前記第２のシリサイド層に到達するコンタクトホールを形成する工程（ｄ）と、
   前記コンタクトホール内にコンタクトプラグを形成する工程（ｅ）と
   を備えていることを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記工程（ａ）の前に、前記半導体基板に素子分離領域を形成する工程を備え、
   前記工程（ａ）では、前記デート電極配線を前記素子分離領域上に跨るように形成することを特徴とする半導体装置の製造方法。
8. 請求項６又は７に記載の半導体装置の製造方法において、
   前記工程（ａ）の後で前記工程（ｂ）の前に、前記ゲート電極配線の側面上に第１のサイドウォールを形成する工程と、前記拡散領域上に位置する前記第１のサイドウォールを除去する工程を有していることを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記第１のサイドウォールは、シリコン窒化膜を有し、
   前記シリコン窒化膜は、ドライエッチングにおけるエッチングレートはシリコン酸化膜に比べて高く、ウェットエッチングにおけるエッチングレートはシリコン酸化膜に比べて低いことを特徴とする半導体装置の製造方法。
10. 請求項６〜９のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ａ）では、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を含み、
    前記工程（ａ）の後で前記工程（ｂ）の前に、前記ゲート電極の側面上に第２のサイドウォールを形成する工程を有し、
    前記工程（ｂ）では、前記ゲート電極、前記第２のサイドウォール及び前記ゲート電極配線を注入マスクにしてソース・ドレイン領域を形成する工程を含み、
    前記拡散領域は前記ソース・ドレイン領域の一方であることを特徴とする半導体装置の製造方法。

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