KR101536562B1 - 반도체 집적 회로 장치 - Google Patents

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KR101536562B1
KR101536562B1 KR1020090010238A KR20090010238A KR101536562B1 KR 101536562 B1 KR101536562 B1 KR 101536562B1 KR 1020090010238 A KR1020090010238 A KR 1020090010238A KR 20090010238 A KR20090010238 A KR 20090010238A KR 101536562 B1 KR101536562 B1 KR 101536562B1
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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 일 방향으로 연장된 게이트 라인, 상기 게이트 라인의 일측단과 인접하여 타 방향으로 연장된 액티브 영역, 상기 액티브 영역의 상면, 및 상기 게이트 라인의 상면, 및 상기 게이트 라인의 일측단의 양측벽 및 일측단의 종단 측벽에 형성된 실리사이드막, 상기 게이트 라인의 일측단 이외의 측벽에 형성된 스페이서 및 상기 게이트 라인의 일측단 상에 형성된 공유 콘택을 포함한다.
반도체 집적 회로 장치, 스태틱 메모리 셀

Description

반도체 집적 회로 장치{Semiconductor integrated circuit device}
본 발명은 반도체 집적 회로 장치에 관한 것으로 보다 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치에 관한 것이다.
스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.
스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.
한편, 반도체 메모리 소자가 집적화됨에 따라, 메모리 셀의 크기가 점점 작아지고 있으며, 메모리 셀의 크기가 작아지면서, 금속 콘택의 크기 또한 작아지고 있다. 콘택의 크기가 작아짐에 따라 콘택을 정확하게 패터닝하는 것이 어려워져, 콘택 형성 불량이 증가하고 있다. 특히, 스태틱 메모리 셀에 형성되는 공유 콘택(shared contact)은 인접한 공유 콘택들이 전기적으로 연결되는 브릿지(bridge)가 발생하기 쉽다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 생산성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 일 태양은 일 방향으로 연장된 게이트 라인, 상기 게이트 라인의 일측단과 인접하여 타 방향으로 연장된 액티브 영역, 상기 액티브 영역의 상면, 및 상기 게이트 라인의 상면, 및 상기 게이트 라인의 일측단의 양측벽 및 일측단의 종단 측벽에 형성된 실리사이드막, 상기 게이트 라인의 일측단 이외의 측벽에 형성된 스페이서 및 상기 게이트 라인의 일측단 상에 형성된 공유 콘택을 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 다른 태양은 소자 분리 영역 및 액티브 영역이 정의된 기판, 상기 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 액티브 영역 상에, 및 상기 게이트 전극의 양측벽 및 상면에 형성된 실리사이드막 및 상기 액티브 영역 및 상기 게이트 전극에 전기적으로 연결되도록 상기 게이트 전극 상에 형성된 공유 콘택을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에 서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방 향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.
스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지 스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
이하, 도 2a 내지 도 3b를 참조하여 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치에 대하여 상세히 설명한다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다. 도 2b는 도 2a를 자세히 설명하기 위한 도면이다. 도 3a는 도 2a의 A-A' 및 B-B'을 절단한 단면도이다. 도 3b는 도 2a의 C-C'을 절단한 단면도이다.
도 2a 내지 도 3b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치는 소자 분리 영역(102)들에 의해 이격되어 일 방향으로 연장되어 형성된 다수개의 제1 도전형 액티브 영역(110)을 포함한다. 또한, 제1 도전형 액티브 영역(110)과 일 방향으로 이격되어 형성된 제2 도전형 액티브 영역(120)을 포함한다. 제2 도전형 액티브 영역(120)은 제1 도전형 액티브 영역(110)보다 연장 길이가 짧다. 이 때, 제1 도전형 액티브 영역(110)은 예를 들어, N형 액티브 영역일 수 있으며, 제2 도전형 액티브 영역(120)은 예를 들어, P형 액티브 영역일 수 있다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)을 타 방향으로 가로지르는 다수개의 게이트 라인(130)이 형성된다. 다수개의 게이트 라인(130)은 타 방향으로 연장되어 일 방향으로 서로 인접하여 형성된다. 이 때, 게 이트 라인(130)의 일단은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 인접하게 형성될 수 있으며, 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일부 오버랩되어 형성될 수도 있다.
한편, 도 2a 및 도 2b를 참조하면, 게이트 라인(130)의 양측벽(a1, a2)에는 스페이서(140)가 형성된다. 스페이서(140)는 게이트 라인(130)의 일측단을 제외한 영역의 양측벽(a1, a2), 및 타측단의 종단 측벽(b) 상에 형성된다. 여기서, 스페이서(140)가 형성되지 않는 게이트 라인(130)의 일측단은 공유 콘택(250)과 오버랩되는 게이트 라인(130)의 일측단일 수 있다. 즉, 게이트 라인(130)의 일측단에는 스페이서(140)가 형성되어 있지 않다. 즉, 게이트 라인(130)의 일측단의 양측벽(c1, c2) 및 일측단의 종단 측벽(d)에는 스페이서(140)가 형성되지 않는다.
한편, 도 2a 및 도 2b에는 게이트 라인(130)의 일측단에만 스페이서(140)가 형성되지 않은 게이트 라인(130)을 도시하였으나, 이에 제한되지는 않으며, 게이트 라인(130)의 양측단에 스페이서(140)가 형성되지 않을 수도 있다.
한편, 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)의 상면, 및 다수개의 게이트 라인(130)의 상면, 및 게이트 라인(130)의 일측단의 양측벽(c1, c2) 및 일측단의 종단 측벽(d)에는 실리사이드막(160, 170)이 형성된다. 구체적으로, 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)에서 게이트 라인(130)과 오버랩되지 않고 노출된 상면 상에는 실리사이드막(170)이 형성된다. 또한, 게이트 라인(130)의 상면, 및 스페이서(140)가 형성되지 않은 게이트 라인(130)의 일측단의 측벽(c1, c2, d)에는 실리사이드막(160)이 형성된다. 따라서, 게이트 라인(130)의 일측단은 측벽들(c1, c2, d)을 둘러싸면서 실리사이드막(160)이 형성된다. 실리사이드막(160, 170)이 형성된 반도체 기판(100)의 전면에는 식각 정지막(210)이 컨포멀하게 형성된다.
다수개의 게이트 라인(130)은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일부 오버랩되어 형성되어 트랜지스터를 형성한다. 이 때, 제1 도전형 액티브 영역(110)과 오버랩되는 영역에 형성되는 트랜지스터는 N형 트랜지스터, 예를 들어 풀다운 트랜지스터 또는 패스 트랜지스터일 수 있고, 제2 도전형 액티브 영역(120)과 오버랩되는 영역에 형성되는 트랜지스터는 P형 트랜지스터, 즉 풀업 트랜지스터일 수 있다. 도 2에 표기된 PS, PU, PD가 나타내는 6개의 트랜지스터는 스태틱 메모리 셀(C)를 구성한다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 다수개의 게이트 라인(130)이 오버랩되는 영역의 양측에는 소스/드레인 영역(150)이 형성되며, 소스/드레인 영역(150)의 일부 상에는 층간 절연막(190)을 관통하는 다수개의 제1 콘택(150)이 형성된다. 다수개의 제1 콘택(150)은 소스/드레인 영역과 상부 배선을 연결한다. 또한, 일부 게이트 라인(130) 상에는 층간 절연막(190)을 관통하는 제2 콘택(160)이 형성되며, 제2 콘택(160)을 통해서는 게이트 라인(130)에 전압을 인가한다.
한편, 제2 도전형 액티브 영역(120)과 인접한 게이트 라인(130)의 일단 상부 및 제2 도전형 액티브 영역(120) 상면에 걸쳐 공유 콘택(shared contact)(250)이 형성된다. 이 때, 인접하여 형성된 한 쌍의 제2 도전형 액티브 영역(120) 일단에는 한 쌍의 공유 콘택(250)이 인접하여 형성된다. 공유 콘택(250)은 제2 도전형 액티브 영역(120)의 상면 및 게이트 라인(130)의 일측단 상에 걸쳐 형성된다. 이 때, 공유 콘택(250)은 정사각형 또는 직사각형 형상일 수 있다.
한편, 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(250)은 층간 절연막(220)을 관통하여 형성되며, 콘택이 형성되지 않은 영역에는 층간 절연막(220)과 기판 사이에 반사 방지막(210)이 형성된다.
제1 및 제2 도전형 액티브 영역(110, 120)의 상면 및 게이트 라인(130)의 일측단에는 모두 실리사이드막(160, 170)이 형성되어 있다. 특히, 게이트 라인(130)의 일측단에는 상면 및 측벽까지 모두 실리사이드막(160)이 형성되어 있다. 또한, 제2 도전형 액티브 영역(120) 상면은 게이트 라인(130)과 가장 인접한 부분까지 모두 실리사이드막(170)이 형성되어 있으며, 실리사이드막(170)이 게이트 라인(130) 하부 영역까지 일부 확장되어 있을 수 있다. 따라서, 공유 콘택(250)을 그리 크게 형성하지 않더라도 게이트 라인(130) 및 제2 도전형 액티브 영역(120)을 전기적으로 연결하는 것이 수월하다. 또한, 실리사이드막(170)이 게이트 라인(130)의 가장 인접한 부분, 혹은 게이트 라인(130) 하부 영역까지 확장되어 형성되기 때문에, 게이트 라인(130)과 제2 도전형 액티브 영역(120) 사이로 전류가 누설되는 것을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
도 2a 내지 도 7b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 4a 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 4a 및 도 4b를 참조하면, 반도체 기판(100) 상에 소자 분리 영역(102)을 형성하고 이온 주입 공정을 진행하여, 일 방향으로 연장된 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)을 형성한다. 이어서, 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)을 타 방향으로 가로지르는 다수개의 게이트 라인(130)을 형성한다. 여기서, LDD 영역(LDD)을 형성하기 위한 이온 주입 공정을 진행할 수도 있다.
이어서, 도 5a 및 도 5b를 참조하면, 다수개의 게이트 라인(130)의 측벽에 스페이서(140)를 형성한다. 구체적으로, 반도체 기판(100)의 전면에 절연막을 증착한 후, 이방성 식각을 진행하여 다수개의 게이트 라인(130)의 측벽에 스페이서(140)를 형성한다. 여기서, 스페이서(140)를 이온 주입 마스크로 하여, 소스/드레인 영역(150)을 형성하기 위한 이온 주입 공정을 진행할 수 있다.
이어서, 도 6a 및 도 6b를 참조하면, 다수개의 게이트 라인(130) 중에서 일부의 게이트 라인(130)의 일측단의 스페이서(140)를 제거한다.
구체적으로, 제2 도전형 액티브 영역(120)과 인접한 일측단을 갖는 게이트 라인(130)의 제2 도전형 액티브 영역(120)과 인접하거나 오버랩되는 영역의 스페이서(140)를 제거한다. 게이트 라인(130)의 일측단의 스페이서(140)를 제거하는 것은 사진 식각 공정으로 진행할 수 있다. 즉, 스페이서(140)를 제거할 영역을 오픈하는 마스크로 형성하고, 오픈된 영역의 스페이서(140)를 제거할 수 있다.
이어서, 도 7a 및 도 7b를 참조하면, 반도체 기판(100) 전면에 실리사이드 공정(silicidation)을 진행한다. 그러면, 노출된 제1 도전형 액티브 영역(110), 제 2 도전형 액티브 영역(120), 게이트 라인(130)의 상면 및 게이트 라인(130)의 일측단의 노출된 측벽들, 즉 일측단의 양측벽 및 일측단의 종단 측벽에 실리사이드막(160, 170)이 형성된다. 즉, 게이트 라인(130)의 일측단의 양측벽 및 일측단의 종단 측벽은 노출되어 있기 때문에, 실리사이드화 되어, 실리사이드막이 형성된다.
이어서, 다시 도 2a 내지 도 3b를 참조하면, 반도체 기판(100) 상에 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(250)을 형성한다.
구체적으로, 우선 반도체 기판(100) 전면에 식각 정지막(210)을 증착한 후, 층간 절연막(220)을 증착한다. 이어서, 층간 절연막(220)을 일부 식각하여 콘택홀을 형성한다. 이 때, 제1 콘택(230)이 형성될 제1 콘택홀, 제2 콘택(240)이 형성될 제2 콘택홀 및 공유 콘택(250)이 형성될 공유 콘택홀의 크기는 크게 차이가 나지 않는다. 따라서, 한번의 사진 식각 공정으로 상기 콘택홀들을 동시에 패터닝할 수 있다. 또는, 각 콘택홀 별로 또는, 공유 콘택홀만 별도로 진행할 수도 있음은 물론이다. 다만, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치에서는 형성되는 공유 콘택(250)의 크기가 크지 않으므로, 제1 콘택(230) 및 제2 콘택(240)을 위한 콘택홀과 동시에 형성할 수 있다.
이어서, 상기 콘택홀들을 매립하여, 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(250)을 형성한다.
이하, 도 8a 및 도 8b를 참조하여, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 8a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다. 도 8b는 도 8a의 A-A' 및 B-B'을 절단한 단면도이다. 이 때, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치와 동일한 내용 및 구성요소는 그 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치와 다른 점은 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120) 및 게이트 라인(132)의 노출된 일측단 상에 형성된 실리사이드막(162, 172)이 상면 혹은 측면으로 돌출되어 형성된다는 점이다. 또는, 실리사이드막(162, 172) 하부에 애피택셜층이 일부 형성되어 있을 수도 있다.
또한, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치는 게이트 라인(132)의 측벽에 형성된 실리사이드막(162,)과 인접한 제2 도전형 액티브 영역(120) 상의 실리사이드막(172)이 서로 연결된다.
한편, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 공유 콘택(252)은 게이트 라인(132) 상부 영역에만 형성된다. 즉, 공유 콘택(252)은 제2 도전형 액티브 영역(120)까지 확장되지 않는다. 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치에서는 게이트 라인(132)과 제2 도전형 액티브 영역(120)이 서로 연결되어 있기 때문에, 공유 콘택(252)을 게이트 라인(132) 상부에만 형성하더라도, 게이트 라인(132) 및 제2 도전형 액티브 영역(120)과 전기적으로 연결될 수 있다.
따라서, 공유 콘택(252)을 보다 작은 크기로 형성할 수 있으며, 제1 콘 택(230) 또는 제2 콘택(240)과 동일한 크기로 형성할 수도 있다. 또한, 공유 콘택(252)을 게이트 라인(132) 및 제2 도전형 액티브 영역(120) 모두에 걸쳐서 형성하지 않아도 되므로, 형성 공정이 매우 단순화 될 수 있다.
이하, 도 4a 내지 도 6b 및 도 8a 내지 도 10b를 참조하여, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 9a 내지 도 10b는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 6b에 도시된 바와 같이, 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120), 게이트 라인(132) 및 스페이서(142)를 형성하고, 게이트 라인(132)의 일측단의 스페이서(142)를 제거하는 것은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하므로 그 설명을 생략한다.
이어서, 도 9a 및 도 9b를 참조하면, 반도체 기판(100) 상에 선택적 에피택셜 성장 (selective epitaxial growth; SEG) 공정을 진행한다.
선택적 에피택셜 성장은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다. 선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, SiH4, 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장 시에는 인시츄(in-situ)로 불순물을 같이 도핑할 수도 있고, 선택적 에피택셜 성장 후에 불순물을 따로 도핑할 수도 있다.
그러면, 노출된 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120), 게이트 라인(132)의 상면 및 게이트 라인(132)의 일측단의 측벽들에 에피택셜층(180)이 형성된다. 성장된 에피택셜층(180)은 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120) 및 게이트 라인(132)의 상면으로 돌출되며, 게이트 라인(132)의 일측단에서는 양측벽에서 양방향으로 성장하여, 게이트 절연막의 양끝단보다 외측으로 돌출된다. 따라서, 도 8b를 참조하면, 제2 도전형 액티브 영역(120)과 게이트 라인(132)이 에피택셜층(180)에 의해 서로 연결된다.
에피택셜층(180)은 예를 들어, 단결정 실리콘층일 수 있는데, 예를 들어, 실리콘게르마늄(SiGe)를 포함할 수 있다.
이어서, 도 10a 및 도 10b를 참조하면, 반도체 기판(100) 전면에 실리사이드 공정(silicidation)을 진행한다. 그러면, 노출된 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120), 게이트 라인(132)의 상면 및 게이트 라인(132)의 일측단의 노출된 측벽들, 즉 일측단의 양측벽 및 일측단의 종단 측벽에 실리사이드막(162, 172)이 형성된다. 이 때, 에피택셜층(180)도 단결정 실리콘층이므로 실리사이드화된다. 따라서, 도 10a 및 도 10b에 도시된 바와 같이, 에피택셜층(180) 및 게이트 라인(132)의 일부, 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)의 일부는 실리사이드화되어 실리사이드막(162, 172)이 형성된다. 여기서, 도 10a 및 도 10b에서는 에피택셜층(180)이 모두 실리사이드화된 것으로 도시하였 으나, 이에 제한되지 않으며, 에피택셜층(180)의 두께에 따라 일부의 에피택셜층(180)이 잔류될 수도 있다. 도 9b를 참조하면, 제2 도전형 액티브 영역(120) 상에 형성된 실리사이드막(162) 및 게이트 라인(132) 상에 형성된 실리사이드막(172)은 서로 연결된다.
이어서, 다시, 도 8a 및 도 8b를 참조하면, 반도체 기판(100) 상에 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(252)을 형성한다.
구체적으로, 우선 반도체 기판(100) 전면에 식각 정지막(210)을 증착한 후, 층간 절연막(220)을 증착한다. 이어서, 층간 절연막(220)을 일부 식각하여 콘택홀을 형성한다. 이 때, 제1 콘택(230)이 형성될 제1 콘택홀, 제2 콘택(240)이 형성될 제2 콘택홀 및 공유 콘택(252)이 형성될 공유 콘택홀의 크기는 크게 차이가 나지 않는다. 따라서, 한번의 사진 식각 공정으로 상기 콘택홀들을 동시에 패터닝한다. 이어서, 상기 콘택홀들을 매립하여, 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(252)을 형성한다. 한편, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치에서는 공유 콘택(252)이 게이트 라인(132) 상면에 접하도록 형성한다. 즉, 공유 콘택(252)이 제2 도전형 액티브 영역(120)까지 연장되지 않도록 형성한다.
이하, 도 11a 및 도 11b를 참조하여, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명한다. 도 11a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다. 도 11b는 도 11a의 A-A' 및 B-B'을 절단한 단면도이다. 이 때, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치와 동일한 내용 및 구 성요소는 그 설명을 생략한다.
도 11a 및 도 11b를 참조하면, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치와 다른 점은 제2 도전형 액티브 영역(120)의 하부 영역이 식각된 리세스(182)가 형성되고, 리세스(182)를 매립하는 에피택셜층(180)이 형성되며, 리세스를 매립하는 에피택셜층(180) 상에 실리사이드막(164, 174)이 형성된다는 것이다.
여기서, 반도체 기판(100)의 소스/드레인 영역(150)을 식각하여 형성된 리세스(182)는 예를 들어, 제2 도전형 액티브 영역(120)의 노출된 부분을 식각하여 형성할 수 있다. 즉, PMOS가 형성되는 영역의 소스/드레인 영역(150)에만 리세스(182)가 형성될 수 있다. PMOS가 형성될 영역의 소스/드레인 영역(150)에 리세스(182)를 형성하고 선택적 에피택셜 성장 공정을 진행하면, PMOS의 특성이 향상될 수 있다. 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치는 PMOS가 형성될 영역의 소스/드레인 영역(150)에 리세스(182)를 형성하고 선택적 에피택셜 성장 공정을 진행하여 형성함으로써, PMOS의 특성을 향상시키면서, 동시에 제2 도전형 액티브 영역(120)과 게이트 라인(134)을 연결할 수 있다.
한편, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치와 같이 게이트 라인(134)의 측벽에 형성된 실리사이드막(164)과 인접한 제2 도전형 액티브 영역(120) 상의 실리사이드막(174)이 서로 연결된다. 또한, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 공유 콘택(254)은 게이트 라인(134) 상부 영역에만 형성된다는 점도, 본 발명의 제 2 실시예에 따른 반도체 집적 회로 장치와 동일하다. 즉, 공유 콘택(254)은 제2 도전형 액티브 영역(120)까지 확장되지 않는다.
도 12a 및 도 12b를 참조하여, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 12a는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다. 도 12b는 도 12a의 A-A' 및 B-B'을 절단한 단면도이다. 이 때, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치와 동일한 내용 및 구성요소는 그 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치와 다른 점은 게이트 라인(136)의 일측단 또는 양측단의 종단 측벽이 반도체 기판(100)과 87도 이하의 각도를 이룬다는 것이다.
즉, 게이트 라인(136)의 일측단, 즉, 공유 콘택(256)과 인접한 일측단 뿐 아니라, 타측단의 종단 측벽도 반도체 기판(100)과 87도 이하의 각도를 이룰 수 있다. 이 때, 게이트 라인(136)의 일측단 또는 양측단의 종단 측벽이 반도체 기판(100)과 87도 이하의 각도를 이룬다는 것은 게이트 라인(136)의 일측단 또는 양측단의 종단 측벽의 기울기가 87도보다 완만하다는 것이다.
또한, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 게이트 라인(136)의 양측벽에는 스페이서(146)가 형성된다. 스페이서(146)는 반도체 기판(100)과 형성하는 각도가 완만한 게이트 라인(136)의 일측단 또는 양측단을 제외 한 영역의 양측벽에 형성된다.
한편, 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)의 상면, 및 다수개의 게이트 라인(136)의 상면, 및 게이트 라인(136)의 일측단 또는 양측단의 양측벽 및 일측단 또는 양측단의 종단 측벽에는 실리사이드막(166, 176)이 형성된다.
이하, 도 12a 내지 도 16b를 참조하여, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 13a 내지 도 16b는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 13a 및 도 13b를 참조하면, 반도체 기판(100) 상에 소자 분리 영역(102)을 형성하고 이온 주입 공정을 진행하여, 일 방향으로 연장된 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)을 형성한다. 이어서, 반도체 기판(100) 상에 게이트용 도전막을 형성하고, 제1 게이트 패터닝 공정을 진행한다.
제1 게이트 패터닝 공정은 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)을 타 방향으로 가로지르는 라인 앤 스페이스 형태로 게이트용 도전막을 패터닝하는 것이다. 즉, 라인 앤 스페이스 형태의 마스크를 사용하여 타 방향으로 연장되는 라인 앤 스페이스 형태의 도전막 패턴(136a)을 형성한다. 이 때, 게이트 라인(136)의 측벽이 반도체 기판(100)과 이루는 각도는 이상적으로는 직각이 되도록 공정 조건을 조절한다.
이어서, 도 14a 및 도 14b를 참조하면, 제2 게이트 패터닝 공정을 진행한다. 제2 게이트 패터닝 공정은 타 방향으로 연장된 라인 앤 스페이스 형태의 도전막 패 턴(136a)을 소정 길이씩 분리되도록 패터닝하는 것이다. 이 때, 소정 길이로 절단된 게이트 라인(136)은 타 방향으로 소정 간격씩 이격되어 배치되며, 일 방향으로 인접한 게이트 라인(136)과는 종단이 나란하지 않게 배치된다.
한편, 제2 게이트 패터닝 공정에서는 식각 조건을 조절하여 패터닝되는 게이트 라인(136)의 종단이 반도체 기판(100)과 87도 이하의 각도를 이루도록 한다. 즉, 게이트 라인(136)의 종단의 기울기가 완만하도록 형성한다. 여기서, 제2 게이트 패터닝 공정의 공정 조건은 예를 들어, 다음과 같을 수 있다. 즉, 1mT0rr-100mTorr의 압력에서 HBr 가스, F2 가스 및 O2 가스를 공급하여 식각을 진행할 수 있다. O2 가스를 다른 식각 가스와 같이 공급하면, 폴리머(polymer)가 형성되어 게이트 라인(136)의 종단에 부착된다. 따라서, 게이트 라인(136)의 종단이 테이퍼(tapper)져, 종단의 기울기가 완만하도록 할 수 있다.
이어서, 도 15를 참조하면, 다수개의 게이트 라인(136)의 측벽에 스페이서(146)를 형성한다. 구체적으로, 반도체 기판(100)의 전면에 절연막을 증착한 후, 이방성 식각을 진행하여 다수개의 게이트 라인(136)의 측벽에 스페이서(146)를 형성한다.
한편, 스페이서(146)를 형성하기 위한 이방성 식각 공정을 진행하면, 반도체 기판(100) 표면에서 평탄한 영역의 절연막은 모두 제거되고, 게이트 라인(136)의 측벽과 같이 경사가 큰 영역의 절연막만이 남게 된다. 이 때, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 게이트 라인(136)의 종단은 기울기가 완만하기 때문에 절연막이 모두 제거되게 된다. 즉, 게이트 라인(136)의 양측단에는 스페이 서(146)가 형성되지 않고, 게이트 라인(136)의 양측단을 제외한 영역의 측벽에만 스페이서(146)가 형성된다.
이어서, 스페이서(146)를 이온 주입 마스크로 하여, 소스/드레인 영역(150)을 형성하기 위한 이온 주입 공정을 진행할 수 있다.
이어서, 도 16a 및 도 16b를 참조하면, 반도체 기판(100) 전면에 실리사이드 공정(silicidation)을 진행한다. 그러면, 노출된 제1 도전형 액티브 영역(110), 제2 도전형 액티브 영역(120), 게이트 라인(136)의 상면 및 게이트 라인(136)의 양측단의 노출된 측벽들, 즉 양측단의 양측벽 및 양측단의 종단 측벽에 실리사이드막(166, 176)이 형성된다.
이어서, 다시 도 12a 내지 도 12b를 참조하면, 반도체 기판(100) 상에 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(256)을 형성한다.
구체적으로, 우선 반도체 기판(100) 전면에 식각 정지막(210)을 증착한 후, 층간 절연막(220)을 증착한다. 이어서, 층간 절연막(220)을 일부 식각하여 콘택홀을 형성한다. 이 때, 제1 콘택(230)이 형성될 제1 콘택홀, 제2 콘택(240)이 형성될 제2 콘택홀 및 공유 콘택(256)이 형성될 공유 콘택홀의 크기는 크게 차이가 나지 않는다. 따라서, 한번의 사진 식각 공정으로 상기 콘택홀들을 동시에 패터닝할 수 있다. 또는, 각 콘택홀 별로 또는, 공유 콘택홀만 별도로 진행할 수도 있음은 물론이다. 다만, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치에서는 형성되는 공유 콘택(256)의 크기가 크지 않으므로, 제1 콘택(230) 및 제2 콘택을 위한 콘택홀과 동시에 형성할 수 있다.
이어서, 상기 콘택홀들을 매립하여, 제1 콘택(230), 제2 콘택(240) 및 공유 콘택(256)을 형성한다. 이 때, 공유 콘택(250)은 정사각형 또는 직사각형 형상일 수 있다.
이하, 도 17a 및 도 17b를 참조하여, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 17a는 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다. 도 17b는 도 17a의 A-A' 및 B-B'을 절단한 단면도이다. 이 때, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치와 동일한 내용 및 구성요소는 그 설명을 생략한다.
도 17a 및 도 17b를 참조하면, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치가 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치와 다른 점은 제2 도전형 액티브 영역(128)과 게이트 라인(138)의 일측단이 오버랩되지 않는다는 것이다. 즉, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 제2 도전형 액티브 영역(128)은 게이트 라인(138)의 일측단과 오버랩되지 않기 때문에 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제2 도전형 액티브 영역(128)의 길이보다 짧게 형성된다.
제2 도전형 액티브 영역(128)과 게이트 라인(138)이 오버랩되면, 제2 도전형 액티브 영역(128)의 오버랩되는 영역 상에는 실리사이드막(168, 178)이 형성되지 않는다. 따라서, 게이트 라인(138)과의 계면에서 실리사이드막(168, 178)이 형성되지 않은 제2 도전형 액티브 영역(128)으로 전류가 누설되는 문제가 있다. 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치에 따르면, 제2 도전형 액티브 영 역(128)과 게이트 라인(138)이 오버랩되지 않기 때문에, 누설 전류가 줄어들어 신뢰성이 향상될 수 있다. 또한, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치에서는 게이트 라인(138)의 양측단에 스페이서(148)가 형성되지 않고, 전면에 실리사이드막(168)이 형성된다. 따라서, 제2 도전형 액티브 영역(128)과 게이트 라인(138)이 오버랩되지 않더라도, 충분히 가까운 위치에 형성되며, 공유 콘택(258)이 제2 도전형 액티브 영역(128)및 게이트 라인(138) 모두에 연결되기 수월하다. 즉, 오정렬 마진이 작다.
또한, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 공유 콘택(258)은 장축과 단축을 가지는데, 공유 콘택(258)의 장축 방향은 제2 도전형 액티브 영역90의 연장 방향과 20-70도의 각도를 갖도록 형성된다. 즉, 공유 콘택(258)은 일 방향 및 타 방향에 대하여 비스듬하게 형성된다. 공유 콘택(258)이 일 방향 및 타 방향에 대하여 비스듬하게 배치되도록 하면, 인접한 공유 콘택(258) 간의 이격거리가 멀어진다. 따라서, 인접한 공유 콘택(258)들이 브릿지되어 단락되는 것을 방지할 수 있기 때문에, 반도체 집적 회로 장치의 신뢰성이 크게 향상될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 2b는 도 2a를 자세히 설명하기 위한 도면이다.
도 3a는 도 2a의 A-A' 및 B-B'을 절단한 단면도이다.
도 3b는 도 2a의 C-C'을 절단한 단면도이다.
도 4a 및 도 7b는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 8b는 도 8a의 A-A' 및 B-B'을 절단한 단면도이다.
도 9a 내지 도 10b는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 11b는 도 11a의 A-A' 및 B-B'을 절단한 단면도이다.
도 12a는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 12b는 도 12a의 A-A' 및 B-B'을 절단한 단면도이다.
도 13a 내지 도 16b는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 17a는 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 17b는 도 17a의 A-A' 및 B-B'을 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: 소자 분리 영역
110: 제1 도전형 액티브 영역 120: 제2 도전형 액티브 영역
130, 132, 134, 136, 138: 게이트 라인
140, 142, 144, 146, 148: 스페이서
150: 소스/드레인 영역
160, 162, 164, 166, 168, 170, 172, 174, 176, 178: 실리사이드막
180: 에피택셜층 182: 리세스
250, 252, 254, 256, 258: 공유 콘택

Claims (10)

  1. 일 방향으로 연장된 게이트 라인;
    상기 게이트 라인의 일측단과 인접하여 타 방향으로 연장된 액티브 영역;
    상기 액티브 영역의 상면, 및 상기 게이트 라인의 상면, 및 상기 게이트 라인의 일측단의 양측벽 및 일측단의 종단 측벽에 형성된 실리사이드막;
    상기 게이트 라인의 일측단 이외의 측벽에 형성된 스페이서; 및
    상기 게이트 라인의 일측단 상에 형성된 공유 콘택을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 액티브 영역의 상면, 상기 게이트 라인의 상면 및 상기 게이트 라인의 일측단의 양측벽 및 종단 측벽에 형성된 에피택셜막을 더 포함하며, 상기 액티브 영역의 상면에 형성된 에피택셜막과 상기 게이트 라인의 일측단에 형성된 에피택셜막은 서로 연결되고, 상기 실리사이드막은 상기 에피택셜막 상에 형성된 반도체 집적 회로 장치.
  3. 제 2항에 있어서,
    상기 게이트 라인에 오버랩되지 않은 상기 액티브 영역의 전면에 형성된 리세스를 포함하며, 상기 리세스는 에피택셜막으로 매립된 반도체 집적 회로 장치.
  4. 제 3항에 있어서,
    상기 공유 콘택은 상기 게이트 라인 상의 에피택셜막 상에 형성되며, 상기 액티브 영역 상으로 연장되지 않은 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 게이트 라인 일측단의 종단 측벽은 기판과 87도 이하의 각도를 이루는 반도체 집적 회로 장치.
  6. 제 1항 또는 제 5항에 있어서,
    상기 공유 콘택은 정사각형 형상인 반도체 집적 회로 장치.
  7. 제 5항에 있어서,
    상기 공유 콘택은 장축과 단축을 가지며, 상기 공유 콘택의 장축 방향은 상기 액티브 영역의 연장 방향인 타 방향과 20-70도의 각도를 갖고, 상기 게이트 라인의 일측단의 종단은 상기 액티브 영역과 오버랩되지 않는 반도체 집적 회로 장치.
  8. 소자 분리 영역 및 액티브 영역이 정의된 기판;
    상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 액티브 영역 상에, 및 상기 게이트 전극의 양측벽 및 상면에 형성된 실리사이드막; 및
    상기 액티브 영역 및 상기 게이트 전극에 전기적으로 연결되도록 상기 게이트 전극 상에 형성된 공유 콘택을 포함하되,
    상기 실리사이드막은 상기 액티브 영역 상부로 돌출되어 형성되고, 상기 게이트 절연막의 양 끝단보다 외측으로 돌출되어 형성되어, 상기 액티브 영역 상의 실리사이드막과 상기 게이트 전극 측벽의 실리사이드막은 서로 연결된 반도체 집적 회로 장치.
  9. 삭제
  10. 제 8항에 있어서,
    상기 액티브 영역에는 소스/드레인 영역 내에 형성된 리세스를 포함하고, 상기 리세스는 에피택셜층 및 상기 에피택셜층 상에 형성된 실리사이드막을 포함하는 반도체 집적 회로 장치.
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