KR100445638B1 - 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법 - Google Patents

전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법 Download PDF

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Abstract

반도체 장치에서 전기적으로 분리된 영역들을 서로 연결하는 상호연결구조(interconnection structure) 및 그 제조방법이 개시된다. 기판에 필드영역에 의하여 전기적으로 격리된 제1 활성영역, 제2 활성영역, 제3 활성영역, 및 제4 활성영역이 정의되어 있다. 상기 제3 활성영역의 양 측면에 인접한 필드영역 상에는 제1 및 제2 도전라인이 배치되며, 상기 제4 활성영역에는 게이트 절연막을 개재하여 게이트 전극이 배치된다. 상기 제1 도전라인, 제2 도전라인 및 게이트 전극이 형성된 기판 상에는 층간절연막이 적층된다. 상기 층간절연막 내에는 상기 제1 활성영역 및 상기 제2 활성영역을 전기적으로 연결하는 제1 상호연결구조, 상기 제1 도전라인 및 상기 제2 도전라인을 전기적으로 연결하는 제2 상호연결구조, 및 상기 제4 활성영역과 상기 게이트 전극을 전기적으로 연결하는 제3 상호연결구조가 배치된다. 상기 제1 도전라인 및 상기 제2 도전라인 사이 갭에는 상기 층간절연막이 개재되어 있어 상기 제3 활성영역과 상기 제2 상호연결구조를 전기적으로 절연시킨다.

Description

전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및 그 제조방법{INTERCONNECTION STRUCTURE CONNECTING ELECTRICALLY ISOLATED REGIONS AND METHOD OF FABRICATINGING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 반도체 장치에서 전기적으로 분리된 영역들을 서로 연결하는 상호 연결 구조(interconnection structure) 및 그 제조방법에 관한 것이다.
반도체 집적회로는 반도체 기판 상에 전기적으로 분리된 트랜지스터 등의 소자들을 형성하고, 상기 소자들을 선택적으로 연결하는 콘택홀 및 배선구조로 이루어져 있다.
예컨대, 활성영역과 활성영역(active to active)의 연결, 게이트 전극과 게이트 전극(gate to gate)의 연결, 게이트 전극과 활성영역(gate to active)의 연결이 필요에 따라 콘택홀 및 배선구조로 상호 연결된다.
도 1a은 종래기술에 의한 상호연결구조를 나타내는 단면도이다. 도면에서는 활성영역과 활성영역의 상호연결 영역(이하 'A' 영역), 게이트 전극과 게이트 전극의 상호연결 영역(이하 'B' 영역), 및 게이트 전극과 활성영역의 상호연결 영역(이하 'C' 영역)으로 구분되어 있다.
도 1a을 참조하면, 'A' 영역에서는 기판(2)에 불순물이 도핑된 제1활성영역(16a)과 제2 활성영역(16b)을 정의하는 필드영역(6)이 배치되어 있다. 기판 상에는 층간절연막(20)이 적층되어 있으며, 상기 층간절연막(20)을 관통하여 상기 활성영역(16a, 16b)과 전기적으로 연결되는 콘택플러그(22)들이 형성되어 있다. 상기 콘택플러그(22)들은 상호연결라인(34)에 의하여 전기적으로 서로 접속되어 있다. 따라서, 상기 콘택플러그들(22) 및 상기 상호연결라인(34)에 의하여 상기 제1 활성영역(16a) 및 상기 제2 활성영역(16b)은 전기적으로 연결된다.
'B' 영역에서는 기판에 필드영역들(6) 사이에 불순물이 도핑된 활성영역(16c) 정의되어 있으며, 상기 필드영역(6) 상에는 제1 도전라인(10a) 및 제2 도전라인(10b)이 배치된다. 상기 도전라인(10a, 10b)은 도면에서는 필드영역(6) 상에 형성되어 있지만, 도전라인이 활성영역을 가로지르는 경우에는 게이트 전극이 된다, 상기 도전라인(10a, 10b)을 포함하는 기판 상에는 층간절연막(20)이 적층되어 있으며, 상기 층간절연막(20)을 관통하여 각각의 상기 도전라인(16a, 16b)과 전기적으로 연결되는 콘택플러그들(24)이 형성되어 있다. 상기 콘택플러그들(24)은 상호연결라인(36)에 의하여 서로 전기적으로 접속되어 있다. 따라서, 상기 콘택플러그들(24)과 상기 상호연결라인(36)에 의하여 상기 제1 도전라인(10a)과 상기 제2 도전라인(10b)은 서로 전기적으로 연결된다.
'C' 영역에서는 게이트 스택 및 상기 게이트 스택의 양 측면의 기판에 형성된 소오스 및 드레인 영역(18)으로 구성되는 모스 트랜지스터가 형성되어 있다. 상기 게이트 스택은 게이트 절연막(8), 게이트 전극(10c), 및 상기 게이트 전극의 측벽에 형성된 스페이서(14)로 구성되며, 상기 소오스 및 드레인 영역(18)은 저농도불순물 영역(12) 및 고농도 불순물 영역(16d)으로 구성된다. 상기 모스 트랜지스터가 형성된 기판 상에는 층간절연막(20)이 적층되어 있으며, 상기 층간절연막(20)을 관통하여 상기 모스 트랜지스터의 게이트 전극(10c) 및 불순물이 도핑된 활성영역(16d)을 동시에 전기적으로 연결하는 콘택플러그(26)가 형성되어 있다. 상기 콘택플러그(26)는 상호연결라인(38)과 연결되어 있다.
상술한 바와 같이 반도체 집적회로에서는 전기적으로 격리된 영역들을 콘택플러그(22, 24, 26)와 상호연결라인(34, 36, 38)들을 이용하여 전기적으로 상호 접속한다. 그런데, 상기 콘택플러그(22, 24, 26)를 형성하기 위해서는 상기 층간절연막(20)을 선택적으로 식각하여 콘택홀을 형성하여야는데, 반도체 제조공정의 집적화가 진행될수록 홀 패턴을 형성하기가 어려워진다.
또한, 집적화가 진행될수록 인접하는 패턴들을 전기적으로 절연시키는 것이 어려워지게 된다. 예컨대, 'B' 영역에서 도전라인(10a, 10b) 상에 콘택홀을 형성하는 사진 공정에서 오정렬(misalign)이 발생하여 불순물이 도핑된 활성영역(16c)과 도전라인(10a, 10b) 사이에 전기적으로 단락될 수가 있다. 이 문제를 해결하기 위하여 'B' 영역에서 상기 도전라인(10a, 10b)들을 직접 연결하는 경우에는 도전라인이 불순물 이온 주입의 마스크로 작용하여 'B' 영역의 상기 필드영역들(6) 사이의 활성영역에는 불순물이 주입되지 않게 된다. 즉, 도 1b에 도시한 바와 같이 상기 도전라인(10)이 활성영역을 가로지르면서 원하지 않는 모스 트랜지스터가 형성되어 소자의 불량을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 다마신 공정을 사용함으로써 절연층을 확보하면서 전기적으로 격리된 영역을 서로 연결하는 상호연결구조 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명은 공정이 간단하면서도, 다양한 상호연결구조를 동시에 단일 층으로 형성할 수 있는 상호연결구조 및 그 제조방법을 제공하는데 목적이 있다.
도 1a 및 도 1b는 종래기술에 의한 상호연결구조를 나타내는 단면도들,
도 2는 본 발명에 따른 상호연결구조를 나타내는 단면도,
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 상호연결구조의 제조방법을 나타내는 단면도들,
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 상호연결구조의 제조방법을 나타내는 단면도들,
도 11은 SRAM 셀의 회로도,
도 12 내지 도 16은 본 발명에 따른 상호연결구조를 이용하여 두 개의 SRAM 셀을 구현하기 위한 도면들이다.
*도면의 주요 부분에 대한 부호의 설명
2, 102 : 기판 6, 106 : 필드영역
10a, 10b, 110a, 110b : 도전라인 10c, 110c : 게이트 전극
16a, 16b, 16c, 16d, 116a, 116b, 116c, 116d : 불순물이 도핑된 활성영역
120, 220: 식각저지막 122, 222 : 하부 층간절연막
124, 224 : 상부 층간절연막 127, 227 : 층간절연막
134, 234 : 제1 상호연결구조 136, 236 : 제2 상호연결구조
138, 238 : 제3 상호연결구조
상기 목적을 달성하기 위하여, 본 발명의 전기적으로 격리된 영역을 서로 연결하는 상호연결구조는 제1 활성영역과 제2 활성영역을 연결하는 제1 상호연결구조, 제1 도전라인과 제2 도전라인을 연결하는 제2 상호연결구조, 및 제4 활성영역과 게이트 전극을 연결하는 제3 상호연결구조로 이루어진다. 구체적으로는 기판에 필드영역에 의하여 전기적으로 격리된 제1 활성영역, 제2 활성영역, 제3 활성영역, 및 제4 활성영역이 정의되어 있다. 상기 제3 활성영역의 양 측면에 인접한 필드영역 상에는 제1 및 제2 도전라인이 배치되며, 상기 제4 활성영역에는 게이트 절연막을 개재하여 게이트 전극이 배치된다. 상기 제1 도전라인, 제2 도전라인 및 게이트전극이 형성된 기판 상에는 식각저지막, 하부 층간절연막, 상부 층간절연막으로 구성되는 층간절연막이 적층되어 있다. 상기 층간절연막 내에는 상기 제1 활성영역 및 제2 활성영역을 전기적으로 연결하는 제1 상호연결구조, 제1 도전라인 및 제2 도전라인을 전기적으로 연결하는 제2 상호연결구조, 및 상기 제4 활성영역과 게이트 전극을 전기적으로 연결하는 제3 상호연결구조가 다마신 공정에 의하여 형성되어 있다. 상기 제1 도전라인 및 상기 제2 도전라인 사이 갭에는 상기 층간절연막이개재되어 있어 상기 제3 활성영역과 상기 제2 상호연결구조를 전기적으로 절연시킨다.
또한, 본 발명에 따른 상호연결구조의 제조방법은 기판에 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 정의하는 필드영역을 형성한다. 이어서, 상기 제3 활성영역의 양 측면에 인접한 필드영역 상에는 제1 도전라인 및 제2 도전라인을 형성하고, 제4 활성영역 상에는 게이트 절연막을 개재한 게이트 전극을 형성한다. 상기 제1 도전라인, 제2 도전라인 및 게이트 전극이 형성된 기판 상에 층간절연막을 적층한 후에 상기 층간절연막을 내에 상기 제1 활성영역 및 제2 활성영역을 노출시키는 제1 개구부, 상기 제1 도전라인 및 제2 도전라인의 상면을 노출시키는 제2 개구부, 및 상기 제4 활성영역 및 상기 게이트 전극의 상면을 노출시키는 제3 개구부를 형성한다. 상기 제2 개구부를 형성할 때에는 상기 제1 및 제2 도전라인 사이의 갭에는 상기 층간절연막을 잔류하게 한다. 이어서, 상기 제1 개구부, 제2 개구부 및 제3 개구부를 도전물질로 채워 제1 활성영역과 제2 활성영역을 연결하는 제1 상호연결구조, 제1 도전라인 및 제2 도전라인을 연결하는 제2 상호연결구조, 상기 제4 활성영역과 상기 게이트 전극을 연결하는 제3 상호연결구조를 형성한다.
상기 층간절연막 내에 제1 개구부, 제2 개구부, 및 제3 개구부를 형성하면서 상기 제2 개구부 저면의 제1 도전라인과 제2 도전라인 사이의 갭에는 층간절연막을 잔류하게 하여야 한다. 또한, 상기 제1 도전라인, 제2 도전라인 및 그 사이에 잔류하는 층간절연막은 수평적으로 정렬되게 하는것이 바람직한데 이를 위하여 두 가지방법이 사용될 수 있다.
첫 번째 방법은 상기 층간절연막을 상기 제1 도전라인, 상기 제2 도전라인 및 상기 게이트전극의 상면이 노출될 때까지 선택적으로 식각하여 하부에 층간절연막이 잔류하는 제1 개구부, 상기 제1 도전라인 및 제2 도전라인과 그 사이의 갭에 잔류하는 층간절연막이 노출되는 제2 개구부, 및 상기 게이트전극의 상면 일부가 노출되는 제3 개구부를 형성한다. 이어서, 상기 제1 개구부 및 상기 제3 개구부 저면에서 상기 잔류하는 층간절연막을 선택적으로 식각하여 상기 제1 개구부 저면에서는 제1 활성영역 및 제2 활성영역을 노출시키며, 상기 제3 개구부 저면에서 제3 활성영역을 노출시킨다.
두 번째 방법은 상기 층간절연막을 식각선택비가 다른 하부 층간절연막 및 상부 층간절연막으로 적층한다. 이어서, 상기 상부 층간절연막을 상기 하부 층간절연막의 표면이 노출될 때까지 선택적으로 패터닝하여 제1 개구부, 제2 개구부, 및 제3 개구부를 형성한다. 이어서, 상기 제1 개구부 및 제3 개구부의 저면의 상기 하부 층간절연막의 일부를 선택적으로 식각하여 상기 기판으로부터 상기 제1 개구부 및 제3 개구부의 저면까지의 하부 층간절연막의 두께와 상기 제1 및 제2 도전라인의 상면으로부터 상기 제2 개구부 및 제3 개구부의 저면까지의 상기 하부 층간절연막의 두께가 유사하게 한다. 이어서, 상기 하부 층간절연막을 상기 패터닝된 상부 층간절연막을 식각마스크로 이용하여 상기 기판의 활성영역이 노출될 때까지 전면적으로 식각한다. 이와같이 하여 상기 제1 도전라인 및 제2 도전라인 사이의 갭에는 층간절연막이 잔류하게 된다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면에서는 활성영역과 활성영역의 연결 영역(이하 'A' 영역), 게이트 전극과 게이트 전극의 연결 영역(이하 'B' 영역), 및 게이트 전극과 활성영역의 연결 영역(이하 'C' 영역)으로 구분되어 있다.
도 2는 본 발명에 따른 상호연결구조를 나타내는 단면도이다.
'A' 영역에서는 기판(102)에 불순물이 도핑된 제1 활성영역(116a) 및 제2 활성영역(116b)이 필드영역(106)을 사이에 두고 소정 거리 이격되어 있다. 기판 상에는 식각저지막(120), 하부 층간절연막(122) 및 상부 층간절연막(124)으로 이루어진 층간절연막(127)이 차례대로 적층되어 있다. 상기 층간절연막(127) 내에는 상기 제1 활성영역(116a)과 상기 제2 활성영역(116b)을 전기적으로 연결하는 제1 상호연결구조(134)가 배치되어 있다..
'B' 영역에서는 기판(102)에 필드영역들(106)이 불순물이 도핑된 제3 활성영역(116c)을 사이에 두고 이격되어 있다. 상기 각각의 필드영역(106) 상에는 제1 도전라인(110a) 및 제2 도전라인(110b)이 배치되어 있다. 상기 제1 및 제2 도전라인(110a, 110b)은 기판 상에서 필드영역과 활성영역을 가로지르며, 활성영역을 가로지르는 경우에는 트랜지스터의 게이트 전극이 된다. 상기 제1 및 제2 도전라인(110a, 110b)이 형성된 기판 상에는 식각저지막(120), 하부 층간절연막(122), 및 상부 층간절연막(124)으로 이루어진 층간절연막(127)이 적층되어 있다. 상기 층간절연막(127) 내에는 상기 제1 도전라인(110a) 및 제2 도전라인(110b)을 전기적으로 연결하는 제2 상호연결구조(136)가 배치되어 있다. 상기 제1 및 제2 도전라인(110a, 110b)의 사이 갭에는 스페이서(114), 식각저지막(120), 및 하부 층간절연막(122)로 이루어진 절연막이 개재되어 있어, 상기 제2 상호연결구조(136)와 상기 제3 활성영역(116c)을 전기적으로 절연시킨다.
'C' 영역에서는 기판 상에 형성된 게이트 스택 및 상기 게이트 스택의 양 측벽의 기판에 불순물이 도핑된 활성영역(118)으로 이루어진 모스 트랜지스터가 배치되어 있다. 상기 게이트 스택은 게이트 절연막(108)을 개재한 게이트 전극(110c)과 상기 게이트 전극(110c)의 측벽에 형성된 스페이서(114)로 구성되어 있다. 상기 불순물이 도핑된 활성영역(118)은 소오스 및 드레인 영역으로서, 저농도 불순물 영역(112)과 고농도 불순물 영역(116d)으로 구성되어 있다. 상기 모스 트랜지스터가 형성된 기판 상에는 식각저지막(120), 하부 층간절연막(122), 및 상부 층간절연막(124)으로 이루어진 층간절연막(127)이 차례대로 적층되어 있으며, 상기 층간절연막(127) 내에는 상기 게이트 전극(110c)의 상면과 상기 활성영역(118)을 전기적으로 접속하는 제3 상호 연결 구조(138)가 배치되어 있다.
이하, 상술한 상호연결구조를 형성하기 위한 제조방법을 살펴본다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 상호연결구조의 제조방법을 나타내는 단면도들이다.
도 3을 참조하면, 기판(102)에 제1 활성영역(116a), 제2 활성영역(116b), 제3 활성영역(116c), 및 제4 활성영역(116d)을 정의하는 필드영역(106)을 형성한다. 즉, 상기 기판(102)을 선택적으로 식각하여 트렌치(104)를 형성하고, 상기 트렌치(104)를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(106)을 형성한다.
상기 필드영역(106)이 형성된 기판 상에 게이트 절연막 및 제1 도전막을 순서대로 적층하고, 통상의 사진식각 공정으로 상기 제1 도전막 및 게이트 절연막을 패터닝한다. 즉, 'B' 영역에서는 상기 제3 활성영역(116c)의 양 측면의 각각의 필드영역(106) 상에 제1 도전라인(110a) 및 제2 도전라인(110b)을 형성하고, 'C' 영역에서는 게이트 절연막(108)을 개재한 게이트 전극(110c)을 형성한다. 상기 제1 도전막은 폴리실리콘막, 실리사이드막, 및 텅스텐막 중에서 선택된 적어도 하나로 형성할 수 있다. 이어서, 상기 게이트 전극(110c) 및 필드영역(106)을 이온주입 마스크로 이용하여 저농도 불순물 영역(112)을 형성한다. 상기 기판 전면에 스페이서 절연막을 적층하고 비등방성으로 식각하여 상기 제1 도전라인(110a), 제2 도전라인(110b), 및 상기 게이트 전극(110c)의 측벽에 스페이서(114)를 형성할 수 있다. 상기 스페이서(114)가 측벽에 형성된 게이트 전극(110c) 및 필드영역(106)을 이온주입 마스크로 이용하여 고농도 불순물이 도핑된 활성영역(116a, 116b, 116c, 116d)을 형성한다. 'C' 영역에서는 상기 저농도 불순물 영역(112) 및 고농도 불순물이 도핑된 활성영역(116d)은 모스 트랜지스터의 소오스 및 드레인 영역(118)이 된다.
도 4를 참조하면, 제1 도전막이 패터닝된 기판 전면에 식각저지막(120), 하부 층간절연막(122) 및 상부 층간절연막(124)으로 이루어진 층간절연막(127)을 적층한다.상기 하부 층간절연막(122)은 상기 식각저지막(120) 및 상기 상부 층간절연막(124)과 식각률이 다른 물질로 형성하는 것이 바람직하다. 상기 상부 층간절연막(124)은 반사방지막 또는 하드마스크막으로 작용할 수 있다.
도 5를 참조하면, 통상의 사진 공정으로 감광막 패턴(125)을 형성하고, 상기 감광막 패턴(125)을 식각마스크로 이용하여 상기 상부 층간절연막(124) 및 상기 하부 층간절연막(122)을 상기 제1 도전라인(110a), 제2 도전라인(110b) 및 게이트 전극(110c)의 상면에 형성된 상기 식각저지막(120)이 노출될 때까지 식각하여 개구부들(126a, 128b, 130c)를 형성하다. 'A' 영역과 'C' 영역의 개구부(126a, 130a)의 저면에서는 상기 하부 층간절연막(122)이 일부 잔류한다. 'B' 영역에서의 개구부(128a)의 저면에서는 도전라인들(110a, 110b) 사이의 갭에 하부 층간절연막(122)이 잔류하고 있다.
도 6을 참조하면, 통상의 사진 공정으로 'B' 영역의 개구부(128a)를 충분히 덮는 마스크 패턴(132)을 형성한다. 이어서, 상기 마스크 패턴(132) 및 상기 상부 층간절연막(124)을 식각마스크로 이용하여 상기 'A' 영역 및 'C' 영역에서 상기 잔류하는 하부 층간절연막(122)을 식각하여 상기 식각저지막(120)의 표면이 드러난 개구부(126b, 130b)를 형성한다.
도 7을 참조하면, 상기 마스크 패턴(132)을 제거하고, 상기 상부 층간절연막(124)을 식각마스크로 이용하여 상기 노출된 식각저지막(120)을 식각한다. 따라서, 상기 'A' 영역의 개구부(126c)에서는 상기 제1 활성영역(116a)과 상기 제2 활성영역(116b)과 그 사이의 필드영역(106)이 노출되며, 상기 'B' 영역의 개구부(128c)에서는 제1 및 제2 도전라인(110a, 110b)들의 상면과 상기 도전라인(110,110b)들 사이의 갭에 잔류하는 절연막이 노출되며, 상기 'C' 영역의 개구부(130c)에서는 게이트 전극(110)의 상면 및 상기 제4 활성영역(116d)이 노출된다.
다시 도 2를 참조하면, 상기 개구부들(126c, 128c, 130c)을 충분히 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 상부 층간절연막(124)이 노출될 때까지 평탄화한다. 상기 제2 도전막은 텅스텐, 알류미늄, 구리, 티타늄, 티타늄 질화막, 및 탄탈륨 질화막 중에서 선택된 어느 하나의 물질로 형성하는 것이 바람직하며, 평탄화는 화학 기계적 연마 또는 에치백으로 하는 것이 바람직하다. 평탄화 공정을 진행하면 'A' 영역에서는 상기 제1 활성영역(116a)과 상기 제2 활성영역(116b)을 접속하는 상호연결구조(134)가 형성되며, 'B' 영역에서는 상기 제1 도전라인(110a)과 상기 제2 도전라인(110b)을 접속하는 상호연결구조(136)가 형성되며, 'C' 영역에서는 상기 게이트 전극(110c)과 상기 제4 활성영역(116d)을 연결하는 상호연결구조(138)가 형성된다. 상기 제1 상호연결구조(134), 상기 제2 상호연결구조(136) 및 상기 제3 상호연결구조(138)는 서로 수평적으로 정렬되어 있다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 상호연결구조의 제조방법을 나타내는 단면도들이다. 제2 실시예는 제1 실시예에서 층간절연막(127) 상에 감광막 패턴(125)을 형성하는 공정까지는 동일한다.
도 8을 참조하면, 상기 감광막 패턴(125)을 식각마스크로 이용하여 상기 상부 층간절연막(124)을 상기 하부 층간절연막(122)의 표면이 노출될 때까지 선택적으로 식각하여 개구부들(126d, 128d, 130d)을 형성한다.
도 9를 참조하면, 감광막 패턴(135)을 제거하고, 통상의 사진 공정으로 'B' 영역의 개구부(128d)를 충분히 덮는 마스크 패턴(140)을 형성한다. 이어서, 상기 마스크 패턴(140) 및 상기 상부 층간절연막(124)을 식각마스크로 이용하여 상기 'A' 영역 및 'C' 영역에서 상기 노출된 하부 층간절연막(122)을 선택적으로 일부 식각한다. 결과적으로 'B' 영역에서의 개구부(128d) 저면에서의 상기 도전라인들(110a, 110b) 상에 형성된 하부 층간절연막의 두께(도면에서 'b'로 표시됨)와 'A' 영역 및 'C' 영역에서의 개구부(126e, 130e) 저면에서의 상기 기판 상에 형성된 하부 층간절연막의 두께(도면에서 각가 'a' 및 'c'로 표시됨)가 유사하게 된다.
도 10을 참조하면, 상기 감광막 패턴(140)을 제거하고, 상기 상부 층간절연막(124)을 식각마스크로 이용하여 상기 하부 층간절연막을(122) 식각하여 상기 식각저지막(122)의 표면을 노출시키는 개구부들(126b, 128a, 130b)을 형성한다. 식각되는 하부 층간절연막의 두께는 동일하므로 'B' 영역의 상기 도전라인들(110a, 110b) 사이의 갭에는 상기 스페이서(114), 식각저지막(120) 및 하부 층간절연막(122)이 잔류하게 된다.
다시 도 2를 참조하면, 상기 개구부들(126b, 128a, 130b) 저면에 노출된 상기 식각저지막(120)을 제거하고, 상기 개구부들을 도전막으로 채워서 상호연결구조(134, 136, 138)를 형성한다.
상술한 제1 및 제2 실시예의 상호연결구조는 활성영역과 활성영역간의 연결, 도전라인과 도전라인의 연결 및 게이트 전극과 활성영역의 연결을 다마신 공정을이용하여 단일물질로 동시에 형성하는 장점이 있다. 실시예에서는 'A' 영역, 'B' 영역, 및 'C' 영역의 상호연결구조들을 동시에 형성하는 과정을 보여준다. 그러나, 본 발명은 이에 한정되지 않고, 'A' 영역과 'B' 영역에서의 상호연결구조만을 동시에 형성하거나, 'B' 영역과 'C' 영역에서의 상호연결구조만을 동시에 형성하거나, 또는 'A' 영역과 'C' 영역에서의 상호연결구조만을 동시에 형성할 수 있다.
이와 같은 상호연결구조들은 다양한 반도체 제조공정에서 사용될 수 있다. 이하 도 11 내지 도 16의 도면들을 참조하여 상술한 상호연결구조의 제조방법이 SRAM(Static Random Access Memory)에서 실제로 응용된 실시예을 설명한다. SRAM에서 실제로 응용된 실시예는 상술한 'A' 영역과 'B' 영역에서의 상호연결구조를 동시에 형성하는 제조방법이다.
도 11은 SRAM 셀의 회로도이며, 도 12 내지 도 16은 본 발명의 상호연결구조를 사용하여 두 개의 SRAM 셀을 구현하기 위한 도면들이다.
도 11을 참조하면, SRAM 셀은 2개의 억세스 트랜지스터(AT1, AT2), 2개의 풀 업(pull-up) 트랜지스터(PT1, PT2) 및 2개의 드라이버 트랜지스터(DT1, DT2) 로 구성되어 있다. 트랜지스터 PT1 및 DT1은 제1 인버터를 구성하고, 트랜지스터 PT2 및 DT2는 제2 인버터를 구성한다. 제1 및 제2 인버터는 2개의 노드 N1 및 노드 N2에서 교차접속 되어 있다. 트랜지스터 DT1 및 DT2의 소오스 영역은 접지라인 Vss에 접속되고, 트랜지스터 PT1 및 PT2의 소오스 영역은 전원라인 VDD에 접속되어 있다. 트랜지스터 AT1의 드레인은 비트라인 BL1에 접속되고, 트랜지스터 AT2의 드레인은 비트라인 BL2에 접속된다. 트랜지스터 AT1의 소오스 및 트랜지스터 AT2의 소오스는각각 노드 N1 및 노드 N2에 접속되어 있다. 트랜지스터 AT1 및 AT2의 게이트 전극은 공통 워드라인 WL에 접속되어 있다.
도 12 및 도 13는 두 개의 SRAM 셀이 선 h-h'를 중심으로하여 서로 거울 상으로 마주보는 것을 나타내는 평면도들이다.
도 12를 참조하면, 활성영역(216a, 216b)을 정의하는 필드영역(206)이 정의되어 있다. 활성영역은 n형 트랜지스터가 형성되는 제1 활성영역(216a), p형 트랜지스터가 형성되는 제2 활성영역(216b)으로 구성되어 있다.
상기 활성영역(216a, 216b) 및 필드영역(206)을 제1 도전막(210a, 210b, 211)이 가로지르고 있다. 제1 도전막은 제1 게이트 전극(210a, 210b) 및 제2 게이트 전극(211)을 구성한다. 하나의 셀에는 두 개의 제1 게이트 전극과 두 개의 제2 게이트 전극이 배치되어 있다.
상기 두 개의 제1 게이트 전극(210a, 210b)은 각각 상기 제1 활성영역(216a)을 가로질러서 트랜지스터 AT1 및 트랜지스터 AT2에 대한 게이트를 형성한다.
상기 제2 게이트 전극(211) 중의 하나는 상기 제1 게이트 전극(210a, 210b)과 수직하도록 배치되며, 상기 활성영역(216a, 216b)의 상부를 가로질러 트랜지스터 DT1 및 트랜지스터 PT1의 게이트 전극을 형성하며 이들 게이트 전극을 연결한다. 또 다른 제2 게이트 전극(211)은 트랜지스터 DT2 및 트랜지스터 PT2에 대한 게이트 전극을 형성하며, 이들 게이트 전극을 연결한다.
상기 제1 도전막(21a, 210b, 211)들 사이의 상기 활성영역(216a, 216b)에는 불순물이 이온주입이 되어 있다. 상기 제1 활성영역(216a)에는 n형으로 고도핑 이온주입되어 n형 이온주입된 활성영역(도면에서 N+로 표시되어 있음)이 형성되어 있다. 상기 제2 활성영역(216b)에는 p형으로 고도핑 이온주입되어 p형 이온주입된 활성영역(도면에서 P+로 표시되어 있음)이 형성되어 있다.
도 13은 상기 도 12의 도면 상에 제2 도전막(234, 236)을 도시한 평면도이다.
도 13을 참조하면, 상기 제2 도전막은 상기 제1 게이트 전극(210a, 210b)들을 서로 연결하는 워드라인(236) 및 n형 불순물이 도핑된 활성영역(216a)과 p형 불순물이 도핑된 활성영역(216b)을 서로 연결하는 상호연결구조(234)로 구성된다.
도 14는 도 13의 Ⅰ-Ⅰ' 라인을 취한 단면도이며, 'A' 영역에서는 n형으로 도핑된 활성영역(216a)과 p형으로 도핑된 활성영역(216b)을 연결하는 상호연결구조(234)를 'B' 영역에서는 게이트 전극(210a)과 게이트 전극(210b)을 연결하는 워드라인(236)를 나타낸다.
도 13 및 도 14를 참조하면, 'A' 영역에서는 기판(202)에 필드영역(206)을 사이에 두고 n형으로 도핑된 활성영역(216a)과 p형으로 도핑된 활성영역(216b)이 배치되어 있다. 상기 기판에는 식각저지막(220), 하부 층간절연막(222), 및 상부 층간절연막(224)으로 구성되는 층간절연막(227)이 차례대로 적층되어 있다. 상기 층간절연막 내에는 다마신 공정으로 형성된 상호연결구조(234)가 배치되어 상기 n형으로 도핑된 활성영역과 p형으로 도핑된 활성영역(216b)을 서로 전기적으로 접속한다.
'B' 영역에서는 기판에 활성영역이 필드영역(106)에 의하여 정의되어 있다.상기 활성영역 및 필드영역을 가로지르는 게이트 전극들(210a, 210b)이 소정거리 이격되어 배치되어 있다. 상기 게이트 전극들(210a, 210b) 사이의 갭에는 스페이서(214), 식각저지막(220), 및 하부 층간절연막(222)으로 구성된 절연막이 개재되어 있다. 상기 게이트 전극들(210a, 210b) 및 그 사이에 개재된 절연막은 수평적으로 얼라인 되어 있다. 상기 게이트 전극들(210a, 210b)의 상면에는 워드라인(236)이 배치되어 게이트 전극들을 서로 전기적으로 연결하고 있다. 상기 워드라인(236) 하부 기판에는 상기 하부 층간절연막(222) 및 식각저지막(220)을 사이에 두고 상기 워드라인(236)과 수직하여 교차하는 n형으로 도핑된 활성영역(216a)이 배치된다. 상기 n형으로 도핑된 활성영역(216a)과 상기 워드라인(236)은 평면적으로 서로 교차하면서 각각이 도전라인의 역할을 할 수 있는 효과가 있다.
상기 'A' 영역에서의 상호연결구조(234) 및 'B' 영역에서의 워드라인(236)은 식각저지막(222), 하부 층간절연막(222) 및 상부 층간절연막(224)으로 이루어진 일련의 절연막(227)들을 다마신 공정에 의하여 제조한 것으로, 상세한 제조방법은 상술한 제1 실시예 및 제2 실시예와 동일하다.
SRAM 셀을 도 13 및 도 14에 도시한 바와 같은 구조로 형성할 때의 장점은 셀의 집적도를 높일 수 있으며, 공정을 단순화 할 수 있다는 점이다. 예컨대, 서로 교차하는 n형으로 도핑된 활성영역(216a)과 워드라인(236)이 각각 도전라인이 되므로 도 15에 도시한 바와같이 두 개의 셀에 공통 접지라인(244)을 형성할 수 있다.
도 15는 도 13의 평면도에서 제3 도전막을 도시한 평면도이다.
도 15를 참조하면, 제3 도전막(240, 242, 244)은 국부배선(240), 및 전원라인(242) 및 공통 접지라인(244)으로 구성되며, 각각 콘택들을 통하여 전기적으로 격리된 영역을 연결한다,
도 16은 도 15의 평면도에서 제4 도전막을 도시한 평면도이다.
도 16을 참조하면, 제4 도전막(250)은 비트라인이 되며 콘택을 통하여 n형으로 도핑된 활성영역과 연결된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 활성영역과 활성영역의 상호연결구조, 도전라인과 도전라인의 상호연결구조, 및 게이트 전극과 활성영역의 상호연결구조를 동일물질로 동시에 형성할 수 있으므로 공정을 단순화할 수 있는 효과가 있다.
또한, 본 발명은 도핑된 활성영역 상에 워드라인이 교차하여도 활성영역과 워드라인 사이에 절연막이 개재함으로써 각각이 도전라인으로서 사용할 수 있다.

Claims (42)

  1. 기판에 필드영역에 의하여 전기적으로 격리된 제1 활성영역, 제2 활성영역, 및 제3 활성영역;
    상기 제3 활성영역의 양 측면에 인접한 필드영역을 가로지르며 형성된 제1 및 제2 도전라인;
    상기 제1 및 제2 도전라인이 형성된 기판 상에 적층된 층간절연막;
    상기 층간절연막 내에 상기 제1 활성영역 및 제2 활성영역을 전기적으로 연결하는 제1 상호연결구조; 및
    상기 층간절연막 내에 상기 제1 도전라인 및 제2 도전라인을 전기적으로 연결하는 제2 상호연결구조를 포함하며, 상기 제1 도전라인 및 상기 제2 도전라인 사이의 갭에는 상기 층간절연막이 개재되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  2. 제 1 항에 있어서,
    상기 제3 활성영역 및 상기 제2 상호연결구조는 상기 제1 도전라인 및 제2 도전라인 사이에 개재되어 있는 층간절연막을 사이에 두고 서로 교차하는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 도전라인의 상면과 그 사이에 개재된 층간절연막의 상면은 서로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  4. 제 1 항에 있어서,
    상기 층간절연막의 상면, 상기 제1 상호연결구조의 상면, 및 제2 상호연결구조의 상면은 서로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  5. 제 1 항에 있어서,
    상기 층간절연막은 식각률이 서로 다른 하부 층간절연막 및 상부 층간절연막으로 구성되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  6. 제 1 항에 있어서,
    상기 층간절연막의 하부에 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  7. 제 1 항에 있어서,
    상기 제1 활성영역 및 상기 제2 활성영역 중의 적어도 하나는 n형의 불순물로 도핑되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  8. 제 1 항에 있어서,
    상기 제1 활성영역 및 상기 제2 활성영역 중의 적어도 하나는 p형의 불순물로 도핑되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  9. 제 1 항에 있어서,
    상기 제1 상호연결구조 및 상기 제2 상호연결구조는 동시에 형성된 동일 물질인 것을 특징으로 하는 반도체 장치의 상호연결구조.
  10. 제 9 항에 있어서,
    상기 제1 상호연결구조 및 상기 제2 상호연결구조는 텅스텐, 알루미늄, 구리, 티타늄, 티타늄 질화막, 탄탈륨 질화막 중에서 선택된 어느 하나의 물질인 것을 특징으로 하는 반도체장치의 상호연결구조.
  11. 제 1 항에 있어서,
    상기 제1 도전라인 및 제2 도전라인은 연장되어 상기 제1 활성영역을 가로지르는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  12. 제 11 항에 있어서,
    상기 제1 활성영역을 가로지르는 상기 제1 및 제2 도전라인은 에스램에서 패스 트랜지스터의 게이트 전극이며, 상기 제2 상호 연결 구조는 워드라인인 것을 특징으로 하는 반도체 장치의 상호연결구조.
  13. 제 1 항에 있어서,
    상기 필드영역에 의하여 전기적으로 분리된 제4 활성영역;
    상기 제4 활성영역에 형성된 모스 트랜지스터; 및
    상기 층간절연막을 내에 상기 모스 트랜지스터의 게이트 전극 및 상기 제4 활성영역을 전기적으로 연결하는 제3 상호연결구조를 더 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조.
  14. 제 13 항에 있어서,
    상기 제1 도전라인, 상기 제2 도전라인, 및 상기 게이트 전극은 동시에 형성되며, 폴리실리콘막, 실리사이드막, 및 텅스텐막 중에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 상호연결구조.
  15. 기판에 제1 활성영역, 제2 활성영역, 및 제3 활성영역을 정의하는 필드영역을 형성하는 단계;
    상기 제3 활성영역에 양 측면에 인접한 필드영역을 가로지르는 제1 및 제2 도전라인을 형성하는 단계;
    상기 제1 및 제2 도전라인이 형성된 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 내에 상기 제1 활성영역 및 제2 활성영역을 노출시키는 제1 개구부 및 상기 제1 도전라인 및 제2 도전라인의 상면을 노출시키는 제2 개구부를 형성하되, 상기 제1 및 제2 도전라인 사이의 갭에는 상기 층간절연막을 잔류하게 하는 단계;
    상기 제1 개구부를 도전물질로 채워 제1 활성영역과 제2 활성영역을 연결하는 제1 상호연결구조를 형성하는 단계; 및
    상기 제2 개구부를 도전물질로 채워 제1 도전라인 및 제2 도전라인을 연결하는 제2 상호연결구조를 형성하는 단계를 포함하는 반도체 장치의 상호연결구조의 제조방법.
  16. 제 15 항에 있어서,
    상기 제3 활성영역과 제2 상호연결구조는 상기 제1 및 제2 상호연결구조 사이의 갭에 개재된 층간절연막을 사이에 두고 서로 교차하며, 각각이 도전라인이 되는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 및 제2 도전라인의 상면과 그 사이에 개재된 층간절연막의 상면은 서로 수평으로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  18. 제 15 항에 있어서,
    상기 층간절연막의 상면, 상기 제1 상호연결구조의 상면, 및 제2 상호연결구조의 상면은 서로 수평으로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  19. 제 15 항에 있어서,
    상기 층간절연막은 식각률이 서로 다른 하부 층간절연막 및 상부 층간절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  20. 제 15 항에 있어서,
    상기 제1 개구부 및 제2 개구부를 형성하는 단계는,
    상기 층간절연막을 상기 제1 도전라인 및 상기 제2 도전라인의 상면이 노출될 때까지 선택적으로 식각하여 저면에 층간절연막이 잔류하는 제1 개구부, 상기 제1 도전라인 및 제2 도전라인 사이의 갭에 층간절연막이 잔류하는 제2 개구부를 형성하는 단계; 및
    상기 제1 개구부 저면에 상기 잔류하는 층간절연막을 선택적으로 식각하여 상기 제1 개구부 저면에서 제1 활성영역 및 제2 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 개구부 및 제2 개구부를 형성하는 단계는,
    상기 상부 층간절연막을 상기 하부 층간절연막의 표면이 노출될 때까지 선택적으로 식각하여 제1 개구부 및 제2 개구부를 형성하는 단계;
    상기 제1 개구부의 저면에서 상기 노출된 하부 층간절연막의 일부를 선택적으로 식각하여 상기 기판으로부터 상기 제1 개구부의 저면까지의 하부 층간절연막의 두께와 상기 제1 및 제2 도전라인의 상면으로부터 상기 제2 개구부의 저면까지의 상기 하부 층간절연막의 두께를 유사하게 하는 단계; 및
    상기 제1 개구부 및 제2 개구부 저면에 상기 잔류하는 하부 층간절연막을 상기 상부 층간절연막을 식각마스크로 이용하여 선택적으로 식각하여 상기 제1 개구부 저면에서는 제1 활성영역 및 제2 활성영역을 노출시키며, 상기 제2 개구부의 저면에서는 제1 도전라인과 제2 도전라인을 노출시키되, 그 사이에는 하부 층간절연막을 잔류하게 하는 단계를 포함하는 반도체 장치의 상호연결구조의 제조방법.
  22. 제 15 항에 있어서,
    상기 층간절연막을 형성하기 전에 식각저지막을 더 형성하며, 상기 식각저지막은 상기 제1 개구부, 제2 개구부 및 제3 개구부를 형성하기 전에 제거되는 것을 특징으로하는 반도체 장치의 상호연결구조의 제조방법.
  23. 제 15 항에 있어서,
    상기 제1 활성영역 및 상기 제2 활성영역 중의 적어도 하나는 n형의 불순물로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  24. 제 15 항에 있어서,
    상기 제1 활성영역 및 상기 제2 활성영역 중의 적어도 하나는 p형의 불순물이 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  25. 제 15 항에 있어서,
    상기 제1 상호연결구조 및 상기 제2 상호연결구조는 동시에 동일물질로 형성하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 상호연결구조 및 상기 제2 상호연결구조는 텅스텐, 알류미늄, 구리, 티타늄, 티타늄 질화막, 및 탄탈륨 질화막 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 상호연결구조의 제조방법.
  27. 제 15 항에 있어서,
    상기 제1 도전라인 및 제2 도전라인은 연장되어 상기 제1 활성영역을 가로지르는 것을 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 활성영역을 가로지르는 상기 제1 및 제2 도전라인은 에스램의 패스 트랜지스터의 게이트 전극이며, 상기 제2 상호연결구조는 워드라인인 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  29. 제 15 항에 있어서,
    상기 필드영역에 의하여 전기적으로 분리된 제4 활성영역을 형성하는 단계;
    상기 제4 활성영역에 모스 트랜지스터를 형성하는 단계; 및
    상기 층간절연막을 내에 상기 모스 트랜지스터의 게이트 전극 및 상기 제4 활성영역을 전기적으로 연결하는 제3 상호연결구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조 제조방법.
  30. 제 29 항에 있어서,
    상기 제1 도전라인, 제2 도전라인 및 상기 게이트 전극은 폴리실리콘막, 실리사이드막, 및 텅스텐막 중에서 선택된 적어도 하나로 동시에 형성하는 것을 특징으로 하는 상호연결구조의 제조방법.
  31. 기판 상에 제1 활성영역, 제2 활성영역, 제3 활성영역, 및 제4 활성영역을 정의하는 필드영역을 형성하는 단계;
    상기 기판 전면에 게이트 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막 및 상기 게이트 절연막을 패터닝하여 상기 제3 활성영역에인접한 양 측면의 필드영역 상에 제1 도전라인 및 제2 도전라인을 형성하며, 상기 제4 활성영역 상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;
    상기 필드영역 및 상기 게이트 전극을 이온주입의 마스크로 이용하여 상기 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역에 고농도 불순물 영역을 형성하는 단계;
    상기 제1 도전라인, 제2 도전라인, 및 게이트 전극을 포함하는 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 제1 활성영역 및 제2 활성영역을 노출시키는 제1 개구부, 제1 도전라인 및 제2 도전라인의 상면을 노출시키는 제2 개구부, 및 상기 게이트 전극의 상면 및 상기 제4 활성영역을 노출시키는 제3 개구부를 형성하되, 상기 제1 및 제2 도전라인 사이의 갭에는 상기 층간절연막을 잔류하게 하는 단계;
    상기 제1 개구부, 제2 개구부 및 제3 개구부를 제2 도전막으로 채워 제1 활성영역과 제2 활성영역을 연결하는 제1 상호연결구조, 상기 제1 도전라인 및 제2 도전라인을 연결하는 제2 상호연결구조, 및 상기 게이트 전극 및 상기 제4 활성영역을 연결하는 제3 상호연결구조를 형성하는 단계를 포함하는 반도체 장치의 상호연결구조 제조방법.
  32. 제 31 항에 있어서,
    상기 층간절연막은 식각률이 서로 다른 하부 층간절연막 및 상부 층간절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  33. 제 31 항에 있어서,
    상기 제1 개구부, 제2 개구부 및 제3 개구부를 형성하는 단계는,
    상기 층간절연막을 상기 제1 도전라인, 상기 제2 도전라인 및 상기 게이트전극의 상면이 노출될 때까지 선택적으로 식각하여 저면에 층간절연막이 잔류하는 제1 개구부, 상기 제1 도전라인 및 제2 도전라인 사이의 갭에 층간절연막이 잔류하는 제2 개구부, 및 상기 게이트 전극의 상면 일부가 노출되는 제3 개구부를 형성하는 단계; 및
    상기 제1 개구부 및 상기 제3 개구부 저면에 상기 잔류하는 층간절연막을 선택적으로 식각하여 상기 제1 개구부 저면에서 제1 활성영역 및 제2 활성영역을 노출시키며, 상기 제3 개구부 저면에서 제3 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  34. 제 32 항에 있어서,
    상기 제1 개구부, 제2 개구부, 및 제3 개구부를 형성하는 단계는,
    상기 상부 층간절연막을 상기 하부 층간절연막의 표면이 노출될 때까지 선택적으로 식각하여 제1 개구부, 제2 개구부, 및 제3 개구부를 형성하는 단계;
    상기 제1 개구부 및 제3 개구부의 저면에서 상기 노출된 하부 층간절연막의 일부를 선택적으로 식각하여 상기 기판으로부터 상기 제1 개구부 및 제3 개구부의저면까지의 하부 층간절연막의 두께와 상기 제1 도전막 패턴으로부터 상기 제2 개구부 및 제3 개구부의 저면까지의 상기 하부 층간절연막의 두께가 유사하게 하는 단계; 및
    상기 제1 개구부, 제2 개구부, 및 제3 개구부의 저면에 상기 잔류하는 하부 층간절연막을 상기 상부 층간절연막을 식각마스크로 이용하여 선택적으로 식각하여 상기 제1 개구부 저면에서는 제1 활성영역 및 제2 활성영역을 노출시키며, 상기 제2 개구부의 저면에서는 제1 도전라인과 제2 도전라인을 노출시키며, 상기 제3 개구부 저면에서는 제4 활성영역을 노출시키는 단계를 포함하는 반도체 장치의 상호연결구조의 제조방법.
  35. 제 31 항에 있어서,
    상기 제1 상호연결구조, 제2 상호연결구조 및 제3 상호연결구조는 동시에 동일물질로 형성하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 상호연결구조, 제2 상호연결구조 및 제3 상호연결구조는 텅스텐, 알류미늄, 구리, 티타늄, 티타늄 질화막, 및 탄탈륨 질화막 중에서 선택된 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  37. 제 31 항에 있어서,
    상기 제1 및 제2 도전라인은 에스램의 패스 트랜지스터이며, 상기 제2 상호연결구조는 상기 패스 트랜지스터를 연결하는 워드라인인 것을 특징으로 하는 상호연결구조의 제조방법
  38. 제 31 항에 있어서,
    상기 제1 활성영역 및 제2 활성영역 중의 적어도 하나는 n형으로 도핑하는 것을 특징으로 하는 상호연결구조의 제조방법.
  39. 제 31 항에 있어서,
    상기 제1 활성영역 및 제2 활성영역 중의 적어도 하나는 p형으로 도핑하는 것을 특징으로 하는 상호연결구조의 제조방법.
  40. 제 31 항에 있어서,
    상기 제3 활성영역과 제2 상호연결구조는 상기 제1 및 제2 상호연결구조 사이의 갭에 개재된 층간절연막을 사이에 두고 서로 교차하며, 각각이 도전라인이 되는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  41. 제 31 항에 있어서,
    상기 제1 및 제2 도전라인의 상면과 그 사이에 개재된 층간절연막의 상면은서로 수평으로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
  42. 제 31 항에 있어서,
    상기 층간절연막의 상면, 상기 제1 상호연결구조의 상면, 제2 상호연결구조, 및 제3 상호연결구조의 상면은 서로 수평으로 정렬되어 있는 것을 특징으로 하는 반도체 장치의 상호연결구조의 제조방법.
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