KR100248144B1 - 반도체 소자의 콘택 제조방법 - Google Patents

반도체 소자의 콘택 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 제조방법에 관한 것으로, 자기정렬 콘택 형성공정에 있어서 제1도전층 상부에 제2도전층의 콘택홀이 형성되는 경우에 저장전극 콘택형성시 제2도전층의 콘택홀이 형성될 부분의 식각장벽층을 없애서 제2도전층의 콘택홀을 형성함으로써 공정을 단순화하여 소자의 공정수율 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 콘택 제조방법
본 발명은 반도체 소자의 콘택 제조방법에 관한 것으로, 특히 자기정렬 콘택공정하에서 제1도전층 상부에 제2도전층 콘택홀을 형성함으로써 별도의 식각장벽 제거공정 없이 콘택홀을 형성하여 소자의 공정 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.
따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오정렬 여유(misalignment tolerance), 노광 공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
또한, 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 자기 정렬 콘택홀(self-align contact; 이하 SAC라 칭함) 형성 기술이 개발되었다.
그리고, 현재의 반도체 공정에서는 상위 도전층에서 반도체 기판에 콘택홀을 형성시 하위 도전층과 미스-얼라인이 대단히 작아지게 되어 자기정렬방식으로 콘택홀을 형성하게 된다.
이때, 대개 건식식각에 대한 장벽물질을 하위 도전층 상부에 형성시켜 주어 미스-얼라인이 발생하더라도 상위 도전층과 하위 도전층간의 단락을 방지하도록 하는 것이 일반적인 방법이다.
그런데, 이러한 식각장벽은 상위 도전층과 하위 도전층으로의 콘택홀을 형성할 필요가 있을때 식각장벽으로 작용하기 때문에 실제 공정에서는 따로 마스크 공정을 이용하여 상위 도전층에서 하위 도전층에의 콘택이 필요한 부분의 식각장벽을 없애 공정을 추가하게 된다.
또한, 상위 도전층에서 반도체 기판 상부에 형성되는 콘택과 하위 도전층 상부에 형성되는 콘택홀에 대하여 각각의 공정을 진행해야 함으로 공정이 복잡해져 소자의 공정 수율 및 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 자기정렬 콘택 형성공정에 있어서 제1도전층 상부에 제2도전층의 콘택홀이 형성되는 경우에 저장전극 콘택형성시 제2도전층의 콘택홀이 형성될 부분의 식각장벽층을 없애서 제2도전층의 콘택홀을 형성함으로써 공정을 단순화하여 소자의 공정수율 및 신뢰성을 향상시키는 반도체 소자의 콘택 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 1h도는 본 발명에 따른 반도체 소자의 콘택 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 22 : 게이트절연막
24 : 제1도전층 26 : 제1절연막
28 : 제1감광막패턴 30 : 제1스페이서
32 : 제2절연막 34 : 제3절연막
36 : 제2감광막패턴 38 : 제2도전층
40 : 제2스페이서 42 : 제4절연막
44 : 제3감광막패턴 46 : 제3도전층
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 콘택 제조방법은 반도체 기판 상부에 게이트절연막과 제1도전층, 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 상기 게이트절연막이 노출될때 까지 식각하여 제1절연막패턴과 제1도전층패턴을 형성하는 공정과, 상기 제1절연막패턴 측벽에 제1스페이서를 형성하는 공정과, 상기 구조의 전표면에 제2절연막과 제3절연막을 형성하는 공정과, 상기 제3절연막 상부의 저장전극 콘택으로 예정된 부위에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 상기 제1절연막이 노출될때 까지 식각하여 제3절연막패턴과 제2절연막패턴을 형성하는 공정과, 상기 구조의 전표면에 제2도전층을 형성하는 공정과, 상기 제2도전층을 식각하여 상기 제3절연막 측벽에 제2스페이서를 형성하는 공정과, 상기 구조의 전표면에 제4절연막을 형성하는 공정과, 상기 제4절연막 상부의 비트라인 콘택으로 예정된 부위에 제3감광막패턴을 형성하는 공정과, 상기 제3감광막패턴을 마스크로 상기 제1도전층이 노출될때 까지 식각하여 제4절연막패턴을 구비하는 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제3도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본발명에 따른 반도체 소자의 콘택 제조방법에 대하여 상세히 설명을 하기로 한다.
제1a도 내지 1h도는 본 발명에 따른 반도체 소자의 콘택 제조공정도이다.
먼저, 반도체 기판(20) 상부에 게이트절연막(22)과 제1도전층(24), 제1절연막 (26)을 순차적으로 형성한다.
이때, 상기 제1도전층(24)은 실리사이드막으로 형성되며, 상기 제1절연막(26)은 질화막으로 형성한다.
여기서, 상기 제1절연막(26)은 후속 공정의 콘택식각시 미스-얼라인(misali gn)에 의한 층간 단락을 방지하게 된다.
다음, 상기 제1절연막(26) 상부에 제1감광막패턴(28)을 형성한다(제1a도 참조)
그 다음, 상기 제1감광막패턴(28)을 마스크로 상기 게이트절연막(22)이 노출될때까지 식각하여 제1절연막(26)패턴과 제1도전층(24)패턴을 형성한다.(제1b도 참조)
다음, 상기 제1절연막(26)패턴 측벽에 질화막 재질의 제1스페이서(30)를 형성한다.(제1c도 참조)
그 다음, 상기 구조의 전표면에 제2절연막(32)과 제3절연막(34)을 순차적으로 형성한다.
다음 상기 제3절연막(34) 상부의 저장전극 콘택으로 예정된 부위에 제2감광막패턴(36)을 형성한다.
이 때, 상기 제3절연막(34)은 콘택 형성을 위한 건식식각시 식각장벽 역할을 하게 된다.
그 다음, 상기 제2감광막패턴(36)을 마스크로 상기 제1절연막(26)이 노출될때까지 식각하여 제3절연막(34)패턴과 제2절연막(32)패턴을 형성한다.
이 때, 메모리 셀영역은 반도체 기판(20)이 노출될때 까지 식각되어 콘택홀이 형성되지만 주변회로영역은 상기 제1도전층(24) 상부에 존재하게 되는 후속공정의 절연막 때문에 상기 제1도전층(24)까지 콘택이 형성되지 못하게 된다.(제1d도 참조)
다음, 상기 구조의 전표면에 제2도전층(38)을 형성한다.
이 때, 메모리 셀의 저장전극 콘택홀 부분에는 제1도전층(24)이 콘택을 모두 채우게 되지만, 상대적으로 콘택홀의 직경 큰 주변회로영역에 형성된 콘택홀에는 상기 제1도전층(24)이 채워지지 않는다. (제1e도 참조)
그다음, 상기 제2도전층(38)을 전면식각하여 상기 제3절연막(34) 측벽에 제2스페이서(40)를 형성한다.(제1f도 참조)
다음, 상기 구조의 전표면에 제4절연막(42)을 형성한 다음, 비트라인 콘택으로 예정된 부위에 제3감광막패턴(44)을 형성한다.(제1g도 참조)
그 다음, 상기 제3감광막패턴(44)을 마스크로 상기 제1도전층(24)이 노출될때 까지 식각하여 제4절연막(42)패턴을 구비하는 콘택홀을 형성한다.
다음, 상기 구조의 전표면에 제3도전층(46)을 형성한다.(제1h도 참조)
상기한 바와 같이 본 발명에 따르면, 자기정렬 콘택 형성공정에 있어서 제1도전층 상부에 제2도전층의 콘택홀이 형성되는 경우에 저장전극 콘택형성시 제2도전층의 콘택홀이 형성될 부분의 식각장벽층을 없애서 제2도전층의 콘택홀을 형성함으로써 공정을 단순화하여 소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

  1. 반도체 기판 상부에 게이트절연막과 제1도전층, 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 상기 게이트절연막이 노출될때 까지 식각하여 제1절연막패턴과 제1도전층패턴을 형성하는 공정과, 상기 제1절연막패턴 측벽에 제1스페이서를 형성하는 공정과, 상기 구조의 전표면에 제2절연막과 제3절연막을 형성하는 공정과, 상기 제3절연막 상부의 저장전극 콘택으로 예정된 부위에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 상기 제1절연막이 노출될때 까지 식각하여 제3절연막패턴과 제2절연막패턴을 형성하는 공정과, 상기 구조의 전표면에 제2도전층을 형성하는공정과, 상기 제2도전층을 식각하여 상기 제2절연막 측벽에 제2스페이서를 형성하는 공정과, 상기 구조의 전표면에 제4절연막을 형성하는 공정과, 상기 제4절연막 상부의 비트라인 콘택으로 예정된 부위에 제3감광막패턴을 형성하는 공정과, 상기 제3감광막패턴을 마스크로 상기 제1도전층이 노출될때 까지 식각하여 제4절연막패턴을 구비하는 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제3도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
  2. 제1항에 있어서, 상기 제1절연막과, 제1스페이서, 제2절연막은 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
  3. 제1항에 있어서, 상기 제1도전층과 제3도전층은 실리사이드막으로 형성된 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
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