KR970007821B1 - 반도체 장치의 콘택 제조방법 - Google Patents
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Abstract
요약없음
Description
제1도는 종래 기술에 따른 반도체 장치 콘택의 일실시예의 단면도.
제2도는 종래 기술에 따른 반도체 장치 콘택의 다른 실시예의 단면도.
제3도(A)∼(D)는 본 발명에 따른 반도체 장치의 콘택 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판,12,22 : 소오스/드레인 영역,
13,23 : 게이트 절연막,14,24 : 게이트 전극,
15,25,43 : 스페이서,16,26,34,39,41 : 층간 절연막,
17,27 : 콘택홀,18,28 : 비트라인,
19,29,37 : 마스크 절연막,20,30,40 : 식각 장벽층,
31 : 열산화막,32,35,38,42 : 감광막 패턴,
33 : 콘택 플러그,36 : 폴리 실리콘층.
본 발명은 반도체 장치의 콘택 제조방법에 관한 것으로, 특히, 반도체 장치의 콘택 홀을 도전층으로 메운 후, 에치백하여 콘택홀을 메운 콘택 플러그를 형성하여 공정의 여유도를 증가시키고, 콘택 크기를 감소시킬 수 있는 반도체 장치의 콘택 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라 상하의 배선을 연결하는 콘택과 주변 배선간의 간격이 감소되고, 콘택홀의 크기도 감소되며, 콘택홀의 지름과 깊이의 비인 애스팩트 비(aspect ratio)는 증가한다. 따라서, 다층의 도전선을 구비하는 반도체 장치에서 콘택을 형성하기 위하여 제조 공정의 정확하고 엄격한 정렬이 요구된다. 또한 콘택 크기의 감소는 반도체 제조 장비의 고정밀성을 요구하게 되며, 어느 정도 이하 크기의 미세패턴, 예를 들어 0.4㎛ 이하의 패턴 형성이 현재의 장비로는 매우 어려운 문제점이 있다.
이러한 콘택 홀의 간격 유지를 위하여 콘택 설계시 상부 도전선 식각 마스크와, 콘택 홀 식각 마스크는 일정한 설계규칙에 따르며, 이때 다음과 같은 요소들을 고려하여야 한다.
첫째, 패턴 형성시의 오배열 여유(misalignment tolerance), 렌즈 왜곡(lens distortion), 임계크기 변화(critical dimention variation).
둘째, 마스크간의 정합(registration).
세째, 콘택 홀 내의 절연막 두께등과 같은 요인들을 고려하여야 한다.
종래 고집적 반도체 장치에서 미세화된 콘택에 관하여 살펴보면 다음과 같다.
먼저, 제1도에 도시되어 있는 종래의 콘택은 반도체 기판(11)상에 제1도전선인 일련의 소오스/드레인 영역(12)과, 게이트 절연막(13), 폴리 실리콘으로된 일련의 게이트 전극(14), 상기 게이트 전극(14)의 측벽에 형성되어 있는 산화막 스페이서(15), 층간 절연막(16)이 순차적으로 형성되어 있다. 상기 게이트 전극(14) 사이의 층간 절연막(16)과 게이트 절연막(13)이 순차적으로 제거되어 상기 소오스/드레인 영역(12)을 노출시키는 콘택 홀(17)이 형성되어 있으며, 상기 콘택 홀(17)을 메운 비트라인(18)이 상기 게이트 전극(14)을 지나 소오스/드레인 영역(12)과 콘택되어 있다.
상기의 콘택 홀 형성시 마스크의 오정렬에 의해 콘택 홀이 한쪽의 게이트 전극을 노출시켜 상기 상부배선인 비트라인(18)과 게이트 전극(14)간에 단락이 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 반도체 장치의 자기 정렬혈 콘택(self-aline contact)이 제안되어 있다.
제2도는 자기 정렬형 콘택의 예로서, 제1도와 동일한 부분은 동일한 참조 부호를 부여하였다.
먼저, 반도체 기판(11)상에 게이트 절연막(13), 게이트 전극(14), 마스크 절연막(19)이 순차적으로 형성되어 있고, 상기 마스크 절연막(19)과 게이트 전극(14)의 측벽에 절연 스페이서(15)가 형성되어 있다. 또한 상기 구조의 전 표면에 절연막들과의 식각 선택비가 큰 폴리 실리콘으로된 식각 장벽층(20)과 층간 절연막(16)이 순차적으로 도포되어 있으며, 상기 게이트 전극(14)들 사이의 콘택이 예정된 소오스/드레인 영역(12)이 노출되도록 층간 절연막(16)부터 게이트 절연막(13)까지 순차적으로 제거된 콘택 홀(17)이 형성되어 있다. 또한 상기 콘택 홀(17)을 메우는 비트라인(18)이 형성되어 자기 정렬형 콘택이 완성된다.
상기 절연막과의 식각 선택비가 우수한 식각 장벽층을 구비하는 콘택은 제조 공정시 상기 층간 절연막을 식각하는 콘택 홀 식각 공정에서의 패턴 오정렬에 대한 여유도가 증가된다. 그러나, 상기 식각 장벽층을 식각하여 반도체 기판의 활성화 영역을 노출시키는 공정시 식각 마스크의 정렬이 잘못되거나, 콘택 홀 형성용 식각 마스크의 정렬이 함께 잘못되면, 게이트 전극의 상부가 노출되어 상부 배선과 단락되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 콘택 홀을 일괄적으로 형성한 후, 도전층 도포 및 전면 식각 방법으로 콘택 플러그를 형성하여 비트라인/저장전극 콘택의 공정 여유도를 증가시켜 콘택홀의 크기를 감소시켜 신뢰성을 향상시키고, 고집적화 할 수 있는 반도체 장치의 콘택 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치 콘택 제조방법의 특징은, 반도체 기판상에 게이트 절연막과 폴리 실리콘층 및 마스크 절연막을 순차적으로 형성하는 공정과, 상기 반도체 기판에서 소오스 및 드레인등의 활성 영역으로 예정된 부분이 노출되도록 상기 마스크 절연막과 폴리실리콘층 및 게이트 절연막을 순차적으로 제거하여 상기 마스크 절연막 패턴과 폴리 실리콘층 패턴인 게이트 전극을 형성하여 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과, 상기 노출되어 있는 반도체 기판에 활성화 영역들을 형성하는 공정과, 상기 마스크 절연막과 게이트 전극의 측벽에 절연 스페이서를 형성하는 공정과, 상기 구조의 전표면에 식각 장벽층과 층간 절연막을 순차적으로 형성하는 공정과, 상기 마스크 절연막상부에 식각 장벽층을 형성하는 공정과, 상기 절연 스페이서 내측의 콘택홀들을 메우는 콘택 플러그들을 형성하는 공정과, 상기 콘택 플러그 중 비트라인 콘택으로 예정된 콘택 플러그와 접촉되는 비트라인을 층간 절연막을 개재시켜 형성하는 공정과, 상기 구조의 전표면에 층간 절연막과 식각 장벽층을 형성하는 공정과, 상기 콘택 플러그들중 캐패시터 콘택으로 예정된 콘택 플러그 상부의 층간 절연막과 식각 장벽층을 제거하여 캐패시터 콘택홀을 형성하는 공정과, 상기 캐패시터 콘택홀의 측벽에 절연 스페이서를 형성하는 공정과, 상기 캐패시터 콘택 플러그와 접촉되는 캐패시터 저장전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체 장치의 콘택 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도 (A)∼(D)는 본 발명에 따른 반도체 장치의 자기 정렬형 콘택 제조 공정도이다.
제3도 (A)를 참조하면, 실리콘 반도체 기판(21)의 소자분리 영역으로 예정된 부분에 게이트 절연막(23), 폴리 실리콘층(도시되지 않음) 및 마스크 절연막(29)을 순차적으로 형성한다. 이때 상기 마스크 절연막(29)은 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되는 산화막 또는 질화막이다.
그다음 상기 반도체 기판(21)의 콘택 영역으로 예정된 부분이 노출되도록 식각 마스크용 감광막 패턴(도시되지 않음)를 이용하여 마스크 절연막(29), 폴리 실리콘층을 순차적으로 이방성 식각하여 마스크 절연막(29) 패턴과, 폴리 실리콘층 패턴인 게이트 전극(24)을 형성한 후, 상기 노출된 반도체 기판(21)에 불순물을 이온 주입하여 소오스/드레인 영역(22)을 형성한다.
제3도 (B)를 참조하면, 상기 구조의 전표면에 CVD 방법으로 소정 두께의 산화막 또는 질화막을 형성한 후, 반도체 기판(21)이 노출될 때까지 전면 이방성 식각하여 상기 마스크 절연막(29)과 게이트 전극(24)의 측벽에 워드라인 스페이서(25)를 형성한다. 그다음 상기 노출되어 있는 반도체 기판(21)의 표면을 열산화시켜 열산화막(31)을 형성한 후, 상기 구조의 전표면에 절연막과는 식각 선택비차가 큰 폴리 실리콘으로된 식각 장벽층(30)을 형성한다.
제3도 (C)를 참조하면, 상기 식각 장벽층(30)상에 층간 절연막(26)을 형성한 후, 상기 층간 절연막(26) 상에 상기 게이트 전극(24)과 중복되는 위치에 감광막 패턴(32)을 형성한다. 이때 상기 감광막 패턴(32)은 상기 게이트 전극(24) 형성시의 마스크로 형성되면 된다.
제3도 (D)를 참조하면, 상기 감광막 패턴(32)을 마스크로 하여 반도체 기판(21)이 노출될 때까지 이방성 식각하여 콘택홀(27)들을 형성하고, 상기 마스크 절연막(29) 패턴상에 식각 장벽층(30) 패턴과 층간 절연막(26) 패턴을 형성한 후, 상기 감광막 패턴(32)을 제거한다.
그다음 상기 구조의 전표면에 폴리 실리콘층을 도포한 후, 상기 폴리 실리콘층을 전면 이방성 식각하여 상기 콘택홀(27)들을 메워 소오스/드레인 영역(12)과 접촉되는 콘택 플러그(33)를 형성한다.
이때 상기 콘택홀(27) 형성을 위한 감광막 패턴(32)이 약간 오정렬 되어도 식각 장벽층(30)의 식각 선택비차에 의해 보상된다.
제3도 (E)를 참조하면, 상기 감광막 패턴(32)과 층간 절연막(26) 패턴을 제거하고, 상기 구조의 전표면에 다시 층간 절연막(34)을 도포한 후, 상기 층간 절연막(34) 상에 비트라인 콘택으로 예정된 콘택 플러그(33)를 노출시키는 감광막 패턴(35)을 형성한다. 그다음 상기 감광막 패턴(35)에 의해 노출되어 있는 층간 절연막(34)을 제거하여 상기 콘택 플러그(33)를 노출시킨다.
제3도 (F)를 참조하면, 상기 감광막 패턴(35)을 제거한 후, 상기 구조의 상부에 비트라인용 폴리 실리콘층(36)과, 마스크 절연막(37)을 순차적으로 형성한다. 이때 상기 비트 라인용 폴리 실리콘층(36)은 상기 노출되어 있는 비트라인 콘택용 콘택 플러그(33)와 접촉된다. 그다음 상기 마스크 절연막(37) 상에 비트라인을 한정하기 위한 감광막 패턴(38)을 형성한다.
제3도 (G)를 참조하면, 상기 감광막 패턴(38)에 의해 노출되어 있는 마스크 절연막(37)과, 폴리 실리콘층(36) 및 층간 절연막(34)을 순차적으로 이방성 식각 방법으로 제거하여 캐패시터 콘택용 콘택플러그(33)를 노출시킨 후, 상기 감광막 패턴(38)을 제거한다.
제3도 (H)를 참조하면, 상기 구조의 전표면에 층간 절연막(39)과 식각 장벽층(40) 및 층간 절연막(41)을 순차적으로 형성하여 평탄화하고, 상기 층간 절연막(41) 상에 상기 비트라인 한정용 마스크를 사용하여 감광막 패턴(42)을 형성한다.
제3도 (I)를 참조하면, 상기 감광막 패턴(42)에 의해 노출되어 있는 층간 절연막(41)과 식각 장벽층(40) 및 층간 절연막(39)을 순차적으로 이방성 식각하여 상기 층간 절연막(34) 패턴에서 층간 절연막(39) 패턴까지의 측벽에 캐패시터 콘택홀용 절연 스페이서(43)를 형성한다. 그후, 상기 감광막 패턴(42)과 층간 절연막(41)을 제거하여, 상기 식각 장벽층(40)을 노출시킨다.
그다음 도시되어 있지는 않으나, 캐패시터등을 형성하는 후속 공정을 진행하여 반도체 장치를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 콘택 제조 방법은 워드라인을 형성한 후, 식각 장벽층을 사용하여 콘택 홀을 형성하고, 상기 콘택 홀의 내측 벽에 절연 스페이서를 형성한다. 그다음 상기 콘택 홀을 메우는 콘택 플러그를 전면 도포 및 전면 식각 방법으로 형성하고, 비트라인용 폴리 실리콘층을 형성한다. 그후, 비트라인을 정의함과 동시에 자기 정렬형 비트라인 콘택을 형성하고, 동일한 방법으로 캐패시터 콘택을 형성하였다. 따라서 식각 장벽층의 식각 선택비차에 의해 콘택홀 형성 공정시 마스크의 정렬 여유도가 증가되며, 콘택 홀을 메운 콘택 플러그에 의해 비트라인 콘택 홀 형성시에도 공정상의 여유도가 증가되어 신뢰성이 향상되고, 콘택을 미세화하여 반도체 장치를 고집적화 할 수 있는 이점이 있다.
Claims (5)
- 반도체 기판상에 게이트 절연막과 폴리 실리콘층 및 마스크 절연막을 순차적으로 형성하는 공정과, 상기 반도체 기판에서 소오스 및 드레인등의 활성 영역으로 예정된 부분이 노출되도록 상기 마스크 절연막과 폴리 실리콘층 및 게이트 절연막을 순차적으로 제거하여 상기 마스크 절연막 패턴과, 폴리 실리콘층 패턴인 게이트 전극을 형성함과 동시에 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과, 상기 노출되어 있는 반도체 기판에 활성화 영역들을 형성하는 공정과, 상기 마스크 절연막과 게이트 전극의 측벽에 비트라인 콘택홀 절연 스페이서를 형성하는 공정과, 상기 구조의 전표면에 식각 장벽층과의 층간 절연막을 순차적으로 형성하는 공정과, 상기 마스크 절연막상부에 식각 장벽층을 형성하는 공정과, 상기 절연 스페이서 내측의 콘택홀들을 메우는 콘택 플러그들을 형성하는 공정과, 상기 콘택 플러그 중 비트라인 콘택으로 예정된 콘택 플러그와 접촉되는 비트라인을 층간 절연막을 개재시켜 형성하는 공정과, 상기 구조의 전표면에 층간 절연막과 식각 장벽층을 형성하는 공정과, 상기 콘택 플러그들중 캐패시터 콘택으로 예정된 콘택 플러그 상부의 층간 절연막과 식각 장벽층을 제거하여 캐패시터 콘택홀을 형성하는 공정과, 상기 캐패시터 콘택홀의 측벽에 캐패시터 콘택홀 절연 스페이서를 형성하는 공정을 구비하는 반도체 장치의 콘택 제조방법.
- 제1항에 있어서, 상기 콘택 플러그 형성 공정을 콘택홀을 폴리 실리콘으로 메우고, 전면 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 제조방법.
- 제1항에 있어서, 상기 식각 장벽층은 상기 층간 절연막이나 마스크 절연막과는 식각 선택비가 있는 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 제조방법.
- 제1항에 있어서, 상기 비트라인 및 캐패시터 콘택홀의 내측에 형성되는 절연 스페이서는 산화막을 전면 도포한 전면 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 제조방법.
- 제1항에 있어서, 상기 캐패시터 콘택홀 형성공정은 상기 비트라인을 정의 하기 위한 감광막 패턴과 동일한 형상의 감광막 패턴을 식각 마스크로하여 형성되는 것을 특징으로 하는 반도체 장치의 콘택 제조방법.
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