KR100284071B1 - 반도체소자의 콘택 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 콘택 제조방법에 관한것으로서, 반도체기판상에 제 1 절연막을 형성하고, 상기 반도체기판에서 상측 도전패턴과의 콘택으로 예정되어 있는 부분상의 제 1 절연막 표면에 감광막패턴를 형성하며, 상기 감광막패턴과 비선택성이 있는 액상증착 산화막으로 나머지 제 1 절연막상에 제 2 절연막을 형성한 후, 상기 감광막패턴을 제거하고 다시 제 3 절연막을 형성하며, 상기 콘택으로 예정되어 있는 부분상의 제 1 및 제 3 절연막이 모두 제거되도록 전면 이방성식각을 실시하여 콘택홀을 형성하였으으로, 콘택홀을 감광막패턴의 분해능 한계치 이하로 미세하게 형성할 수 있어 소자의 고집적화에 유리하고, 공정여유도가 증가되어 소자동작의 신뢰성과 공정수율을 향상시킬 수 있다.

Description

반도체소자의 콘택 제조방법

제1(a)도 내지 제1(d)도는 본 발명에 따른 반도체소자의 콘택 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 게이트산화막

3 : 게이트전극 4 : 절연 스페이서

5, 5′: 활성영역 6 : 제 1 절연막

7 : 감장막패턴 8 : 제 2 절연막

9 : 제 3 절연막 10 : 비트라인

11 : 콘택홀

본 발명은 반도체소자의 콘택 제조방법에 관한 것으로서, 특히, 반도체기판상에 제 1 절연막을 형성하고, 상기 반도체기판에서 콘택으로 예정되어 있는 부분상에 감광막패턴을 형성한후, 나머지 부분에 선택적으로 도포되는 액상 증착 산화막으로 제 2 절연막을 형성하고, 상기 감광막패턴을 제거하며, 상기 구조의 전표면에 제 3 절연막을 도포하고 전면이방성식각하여 콘택으로 예정된 확산영역을 노출시키는 콘택홀을 형성하여 감광막 패턴의 분해능한계치 이하의 크기를 갖는 콘택홀을 간단하게 형성하여 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 반도체소자의 콘택 재조방법에 관한것이다.

반도체 소자의 고집적화에 따라 상하의 배선이나 캐패시터등을 연결하는 콘택 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 중가한다. 따라서, 다층의 도전선을 구비하는 반도체 소자에서 콘택을 형성하기 위해서는 제조 공정에서의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다. 또한 콘택홀 크기의 감소는 반도체 제조장비의 고정밀성을 요구하게 되며, 현재의 장비로는 어느 정도 이하 크기의 미세패턴, 예를들어 0.4㎛ 이하의 패턴 형성이 매우 어렵다.

또한 도전배선들간의 간격도 콘택과의 오버랩 정도를 고려하여 형성하므로 도전배선간의 간격 및 도전배선의 폭이 증가되어 고집적화를 방해하는 문제점이 있다.

상기 콘택홀은 간격 유지를 위하여 설계시 마스크들간에는 일정한 설계규칙에 따르며, 다음과 같은 요소들을 고려하여야 한다.

첫째, 마스크 정렬시의 오배열 여유(misalignment tolerance).

둘째, 노광공정시의 렌즈 왜곡(lens distortion).

세째, 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimention variation).

네째, 마스크간의 정합(registration)등과 같은 요인들을 고려하여야 한다.

따라서 상기와 같은 여러가지 사항들을 고려하면 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적화가 어려워진다.

도시되어 있지는 않으나, 종래 반도체소자의 콘택 제조방법에 관하여 살펴보면 다음과 같다.

먼저, 반도체기판상에 게이트 산화막과 폴리실리콘층을 순차적으로 형성하고, 상기 폴리실리콘층에 불순물을 이온주입한 후, 패턴잉하여 게이트전극을 형성한다. 그다음 게이트전극의 측벽에 절연 스페이서를 형성하고, 그 양측의 반도체기판에 통상의 방법으로 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조의 소오스/드레인전극을 형성한 후, 상기 구조의 전표면에 층간절연막을 형성한다.

그다음 상기 소오스/드레인전극에서 콘택으로 예정되어 있는 부분상의 층간절연막을 감광막패턴을 마스크로 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 통하여 소오스/드레인전극과 접촉되는 상측 배선, 예를들어 비트라인을 형성한다.

상기와 같은 종래 반도체소자의 콘택 제조방법은, 콘택홀 형성을 위한 식각 공정시 콘택 마스크가 오정렬되거나, 게이트전극들간의 간격이 분해능 이하로 너무 좁으면, 상기 게이트전극이 노출되어 콘택홀을 메우는 도전배선과 단락되거나 게이트전극 자체가 단선되는 등의 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 게이트전극상에 별도의 절연막 패턴을 형성하여 식각정지층으로 활용하거나, 엘.디.디(lightly doped drain) 구조 형성시 게이트전극의 측벽에 형성되는 절연 스패이서를 이용하여 자기정합적으로 콘택홀을 형성하는 방법 등이 있으나, 공정이 복잡하고, 식각정지층이나 절연 스페이서가 층간절연막과의 식각선택비차가 충분히 크지 못하여 공정수율이 떨어지고 소자의 고집적화가 어려운 문제점이 있다.

본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 반도체기판에서 상측 도전층과의 콘택으로 예정되어 있는 부분상의 제 1 절연막 표면에 감광막패턴을 형성하고, 나머지 부분상에 선택적으로 액상증착 산화막으로 제 2 절연막을 형성한 후, 상기 감광막 패턴을 제거하며, 다시 상기 구조의 전표면에 제 3 절연막을 도포하고 제 3 절연막 및 제 1 절연막의 두께 만큼 전면 이방성식각하여 콘택홀을 형성하여, 감광막패턴의 분해능 한계치 이하의 미세한 콘택홀을 간단한 공정으로 형성하여 소자동작의 신뢰성 및 공정수율이 향상되며 소자의 고집적화에 유리한 반도체소자의 콘택 제조방법을 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본발명에 따른 반도체소자의 콘택 제조방법의 특징은, 반도체기판상에 게이트 산화막을 형성하는 공정과, 상기 게이트산화막 상에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측벽에 절연 스페이서를 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 확산영역을 형성하는 공정과, 상기 구조의 전표면에 제 1 절연막을 형성하는 공정과, 상기 확산영역에서 상측 도전패턴과의 콘택으로 예정되어 있는 부분상의 제1 절연막 표면에 감광막패턴을 형성하는 공정과, 상기 감광막패턴이 형성되어 있지 않은 나머지 제 1 절연막상에 액상증착 산화막으로된 제2 절연막을 상기 제 1 절연막 보다 두껍게 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 상기 감광막패턴이 제거되어 형성된 홈을 메우지 않는 정도의 두께로서 상기 제 1 절연막과의 두께의 합이 상기 제 2 절연막 보다 얇은 제 3 절연막을 형성하는 공정과, 상기 확산영역상의 제 3 및 제 1 절연막을 전면 이방성 식각 방법으로 제거하여 확산영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 확산영역과 접촉되는 상측 도전패턴을 형성하는 공정을 구비함에 있다.

이하, 본발명에 따른 반도체소자의 콘택 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

제1(a)도 내지 제1(d)도는 본발명에 따른 반도체소자의 콘택 재조 공정도로서, 비트라인 콘택의 예이다.

먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 절연막(도시되지 않음)과 게이트산화막(2)을 형성하고, 상기 게이트산화막(2)상에 일련의 게이트전극(3)들을 형성한 후, 통상의 LDD 공정에 의해 상기 게이트전극(3)의 측벽에는 절연 스페이서(4)를 형성하고, 양측의 반도체기판(12)에는 소오스전극(5′) 및 드레인전극(5)을 형성한다. (제1(a)도 참조).

그다음 상기 구조의 전표면에 소정재질, 예를들어 산화막으로 소정두께의 제 1 절연막(6)을 형성하고, 상기 드레인전극(5)에서 비트라인 콘택으로 예정되어 있는 부분상의 제 1 절연막(6)을 보호하는 감광막패턴(7)을 형성한다. 이때 상기 개이트전극(3)들간의 간격이 매우 적으면, 상기 감광막패턴(7)은 상기 절연 스페이서(4)와 중첩되게 형성된다. (제1(b)도 참조).

그후, 상기 감광막패턴(7)이 형성되어 있지 않은 부분에 감광막과는 비선택성이 있는 액상증착 방법으로 소정재질, 예를들어 산화막으로된 제 2 절연막(8)을 소정두께로 형성한 후, 상기 감광막패턴(7)을 제거하고, 상기 구조의 전표면에 상기 감광막패턴(7)이 제거되어 진 홈을 완전히 메우지 않는 정도 두께로 제3 절연막(9)을 소정재질, 예를들어 산화막으로 형성한다.

이때 상기 제 1 내지 제 3 절연막(6), (8), (9)의 두께는 후속 콘택식각을 고려하여 형성되는데, 상기 제 1 및 제 3 절연막(6),(9) 두께의 합이 상기 제2 절연막(8) 보다 얇게 형성한다. (제1(c)도 참조).

그다음 상기 드레인전극(5)상의 제 3 및 제1 절연막(9), (6)을 순차적으로 전면 이방성식각 방법으로 재거하여 드래인전극(5)을 노출시키는 콘택홀(11)을 형성한다. 이때 상기 제3 절연막(9)의 일부가 상기 제2 절연막(8) 패턴의 측벽에 스페이서 형상으로 남게된다. 그후, 상기 콘택홀(11)을 통하여 상기 드레인전극(5)과 접촉되는 상측 도전배선인 비트라인(10)을 형성한다. (제1(d)도 참조).

이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 콘택 제조방법은 반도체기판상에 제 1 절연막을 형성하고, 상기 반도체기판매서 상측 도전패턴과의 콘택으로 예정되어 있는 부분상의 제 1 절연막 표면에 감광막패턴를 형성하며, 상기 감광막패턴과 비선택성이 있는 액상증착산화막으로 나머지 제 1 절연막상에 제 2 절연막을 형성한 후, 상기 감광막패턴을 제거하고 다시 제 3 절연막을 형성하며, 상기 콘택으로 예정되어 있는 부분상의 제 1 및 제 3 절연막이 모두 제거되도록 전면 이방성식각을 실시하여 콘택홀을 형성하였으으로, 콘택홀을 감광막패턴의 분해능 한계치 이하로 미세하게 형성할 수 있어 소자의 고집적화에 유리하고, 공정여유도가 증가되어 소자동작의 신뢰성과 공정수율온 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체기판상에 게이트 산화막을 형성하는 공정과, 상기 게이트산화막 상에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측벽에 절연 스페이서를 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 확산영역을 형성하는 공정과, 상기 구조의 전표면에 제 1 절연막을 형성하는 공정과, 상기 확산영역에서 상측 도전패턴과의 콘택으로 예정되어 있는 부분상의 제 1 절연막 표면에 감광막패턴을 형성하는 공정과, 상기 감광막패턴이 형성되어 있지 않은 나머지 제 1 절연막상에 액상증착 산화막으로된 제 2 절연막을 상기 제 1 절연막 보다 두껍게 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 상기 감광막패턴이 제거되어 형성된 홈을 메우지 않는 정도의 두께로서 상기 제1 절연막과의 두께의 합이 상기 제 2 절연막 보다 얇은 제 3 절연막을 형성하는 공정과, 상기 확산영역상의 제3 및 제 1 절연막을 전면 이방성 식각 방법으로 제거하여 확산영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 확산영역과 접촉되는 상측 도전패턴을 형성하는 공정을 구비하는 반도체소자의 콘택 제조방법.
2. 제1항에 있어서, 상기 상측 도전패턴이 비트라인인것을 특징으로하는 반도체소자의 콘택 제조방법.