KR0137551B1 - 박막트랜지스터 제조 방법 - Google Patents

박막트랜지스터 제조 방법

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Abstract

본 발명은 채널 상부에 게이트 산화막이 형성되고, 상기 게이트 산화막 상에 게이트가 형성되는 탑 게이트 형 박막트랜지스터 제조방법에 있어서, 소오스/드레인 지역의 채널용 전도막이 두꺼운 두께를 갖도록 채널용 제1전도막을 두껍게 형성한 후 패터닝하고 채널용 제2전도막을 전체구조 표면을 따라 일정두께 얇게 형성하는 단계, 게이트 절연막을 형성하는 단계, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 관한 것으로, 박막트랜지스터의 소오스/드레인 두께가 채널 지역 보다 두꺼워 소오스/드레인 지역의저항을 감소, 이에 의한 온 전류 증가로 박막트랜지스터 특성을 증대시키는 효과가 있으며, 박막트랜지스터의 게이트 형성을 자기정렬 방법으로 구성하고, 채널 폴리실리콘을 게이트 폴리실리콘 형성후에 디파인 함으로, 게이트 폴리실리콘의 디파인을 위한 식각시 발생하는 채널 폴리실리콘막의 손상을 제거하는 효과가 있다.

Description

박막트랜지스터 제조 방법
제1도는 본 발명에 따른 트랜지스터의 레이아웃도,
제2a도 내지 제2k도는 본 발명의 일실시예에 따른 탑 게이트형 박막트랜지스터 제조 공정도.
*도면의 주요부분에 대한 부호의 설명*
21:층간절연막22,24:채널 형성용 제1폴리실리콘막
23,25,27,29:감광막 패턴26:게이트 산화막
28:게이트용 폴리실리콘막
본 발명은 반도체 제조 공정중 박막트랜지스터 제조 방법에 관한 것으로, 특히, 탑(Top) 게이트형 박막트랜지스터 제조 방법에 관한 것이다.
탑 게이트형 박막트랜지스터는 게이트가 채널상부에 형성되는 구조를 갖는 것으로, 종래의 탑 게이트형 박막트랜지스터 제조 방법은 먼저, 박막트랜지스터의 채널 폴리실리콘막 패턴을 형성하고 게이트 산화막을 형성한후, 채널 폴리실리콘막의 예정된 부위에 접촉창을 형성한 상태에서 게이트 폴리실리콘막을 증착한다. 이후에 게이트 폴리실리콘막을 패터닝하여 디파인 하는데, 이때, 게이트 산화막이 얇은 관계로 게이트 폴리실리콘막 식각시 하부이 채널 폴리실리콘막이 식각손상을 받아, 이에 따른 소오스/드레인지역의 저항 증가로 박막트랜지스터의 특성이 저하되는 문제들이 발생하고 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 탑 게이트형 박막트랜지스터의 구조에서 소오스/드레인 지역의 채널 폴리실리콘을 채널 지역의 폴리실리콘막에 비해 두껍에 형성시켜 박막트랜지스터의 특성을 향상시키면서, 게이트 폴리실리콘막을 자기정렬(self-align) 방법으로 형성하는 박막트랜지스터 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 채널 상부에 게이트 산화막이 형성되고, 상기 게이트 산화막 상에 게이트가 형성되는 탑 게이트 형 박막트랜지스터 제조 방법에 있어서, 소오스/드레인 지역의 채널용 전도막이 두꺼운 두께를 갖도록 채널용 제1전도막을 두껍게 형성한 후 패터닝하고 채널용 제2전도막을 전체구조 표면을 따라 일정두께 얇게 형성하는 단계, 게이트 절연막을 형성하는 단계, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 박막트랜지스터의 레이아웃도로서, 도면에서 10은 채널 폴리실리콘막, 20은 게이트 폴리실리콘막, 30은 게이트 폴리실리콘막의 콘택 부위를 각각 나타낸다.
제2a도 내지 제2k도는 본 발명의 일실시예에 따른 탑 게이트 형 박막트랜지스터 제조 공정도로서, 제1도의 A-A' 또는 B-B'의 단면에 따른 제조 공정도이다.
먼저, 제2a도는 층간절연막(21) 상에 채널 형성용 제1폴리실리콘막(22)을 증착한 상태이고, 제2b도는 사진식각공정으로, 이후에 사용되어질 게이트 패턴 형성용 식각 마스크인 감광막 패턴과 동일한 패턴 형태의 감광막 패턴(23)을 형성한 상태이다.
이어서, 제2c도와 같이 상기 감광막 패턴(23)을 식각장벽으로 하여 채널 형성용 제1폴리실리콘막(22)을 패터닝하고 감광막을 제거한 후, 제2d도와 같이 채널 형성용 제2폴리실리콘막(24)을 얇게 증착한다.
이상에서 설명한 제2a도 내지 제2d도는 제1도의 A-A' 단면도이다.
제2d도에 이어서 제2e도와 같이 채널 형성용 제2폴리실리콘막(24)을 디파인(define) 하는 감광막 패턴(25)을 형성하여, 제2f도와 같이 채널 형성용 제2폴리실리콘막(24)을 디파인하고 감광막 패턴(25)을 제거한 후, 박막트랜지스터 게이트 산화막(26) 증착 및 게이트 폴리실리콘 콘택 마스크인 감광막 패턴(27)을 형성한다.
이어서, 제2g도와 같이 상기 게이트 산화막(26)을 식각하여 채널 형성용 제2폴리실리콘막(24) 소정부위를 오픈시킨 후 감광막 패턴(27)을 제거한다.
이어서, 제2h도와 같이 전체구조 상부에 게이트용 폴리실리콘막(28)을 증착 한 후, 제2i도와 같이 상기 게이트용 폴리실리콘막(28)을 에치 백한다.
이상에서 설명한 제2e도 내지 제2i도는 제1도의 B-B' 단면도이고, 이후에 설명할 제2j도 및 제2k도는 A-A' 단면도이다.
계속해서, 제2j도와 같이 채널 폴리실리콘 마스크인 감광막 패턴(29)을 형성하고, 제2k도와 같이 게이트 산화막(26), 채널용 제2폴리실리콘막(24), 채널용 제1폴리실리콘막(22)을 차례로 식각하여 감광막 패턴(29)을 제거한다.
이상, 상기 설명과 같이 이루어지는 본 발명은 박막트랜지스터의 소오스/드레인 두께가 채널 지역 보다 두꺼워 소오스/드레인 지역의 저항을 감소, 이에 의한 온 전류 증가로 박막트랜지스터 특성을 증대시키는 효과가 있으며, 박막트랜지스터의 게이트 형성을 자기정렬 방법으로 구성하고, 채널 폴리실리콘을 게이트 폴리실리콘 형성후에 디파인 함으로, 게이트 폴리실리콘막의 디파인을 위한 식각시 발생하는 채널 폴리실리콘막의 손상을 제거하는 효과가 있다.

Claims (6)

  1. 채널 상부에 게이트 산화막이 형성되고, 상기 게이트 산화막상에 게이트가 형성되는 탑 게이트 형 박막트랜지스터 제조 방법에 있어서,
    소오스/드레인 지역의 채널용 전도막이 두꺼운 두께를 갖도록 채널용 제1전도막을 두껍게 형성한 후 패터닝하고 채널용 제2전도막을 전체구조 표면을 따라 일정두께 얇게 형성하는 단계,
    게이트 절연막을 형성하는 단계,
    상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전도막 형성 이후에 채널 마스크를 사용하여 상기 게이트 절연막, 채널용 제2 및 제1전도막을 차레로 식각하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는 단계는,
    전체구조 상부에 게이트 전도막을 형성하는 단계,
    상기 게이트 전도막을 게이트 절연막 표면이 노출될 때까지 에치백하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위의 상기 채널용 제1전도막은 소정부위가 식각되어 패터닝되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 자기정렬된 게이트 전도막은 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위의 채널용 제2전도막에 콘택되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 채널용 제1 및 제2전도막과 게이트 전도막을 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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