KR960026454A - 박막트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 채널 상부에 게이트 산화막이 형성되고, 상기 게이트 산화막 상에 게이트가 형성되는 탑 게이트 형 박막트랜지스터 제조방법에 있어서, 소오스/드레인 지역의 채널용 전도막이 두꺼운 두께를 갖도록 채널용 제1전도막을 두껍게 형성한 후 패터닝하고 채널용 제2전도막을 전체구조 표면을 따라 일정두께 얇게 형성하는 단계, 게이트 절연막을 형성하는 단계, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 관한 것으로, 박막트랜지스터의 소오스/드레인 두께가 채널 지역 보다 두꺼워 소오스/드레인 지역의저항을 감소, 이에 의한 온 전류 증가로 박막트랜지스터 특성을 증대시키는 효과가 있으며, 박막트랜지스터의 게이트 형성을 자기정렬 방법으로 구성하고, 채널 폴리실리콘을 게이트 폴리실리콘 형성후에 디파인 함으로, 게이트 폴리실리콘의 디파인을 위한 식각시 발생하는 채널 폴리실리콘막의 손상을 제거하는 효과가 있다.

Description

박막트랜지스터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 트랜지스터의 레이아웃도.

Claims (6)

  1. 채널 상부에 게이트 산화막이 형성되고, 상기 게이트 산화막 상에 게이트가 형성되는 탑 게이트 형 박막트랜지스터 제조 방법에 있어서, 소오스/드레인 지역의 채널용 전도막이 두꺼운 두께를 갖도록 채널용 제1전도막을 두껍게 형성한 후 패터닝하고 채널용 제2전도막을 전체구조 표면을 따라 일정두께 얇게 형성하는 단계, 게이트 절연막을 형성하는 단계, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전도막 형성 이후에 채널 마스크를 사용하여 상기 게이트 절연막, 채널용 제2 및 제1전도막을 차레로 식각하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위에 자기정렬 방식으로 게이트 전도막을 형성하는단계는, 전체구조 상부에 게이트 전도막을 형성하는 단계, 상기 게이트 전도막을 게이트 절연막 표면이 노출될때까지 에치백하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위의 상기 채널용 제1전도막은 소정부위가 식각되어 패터닝되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 자기정렬된 게이트 전도막은 상기 채널용 제1전도막이 패터닝에 의해 제거되어 낮은 단차를 갖는 부위의 채널용 제2전도막에 콘택되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  6. 제1항에 있어서, 상기 채널용 제1 및 제2전도막과 게이트 전도막을 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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