KR970054481A - 박막 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것이로, 게이트 절연막의 파괴(Break-down)전압을 향상시키는데 적합하도록 한 박막 트랜지스터 제조방법에 관한 것이다.
이를 위한 본 발명의 박막 트랜지스터 제조방법은 기판위에 활성층을 형성하는 단계, 상기 활성층의 소정영역에 감광막을 패터닝하는 단계, 상기 감광막을 마스크로 하여 상기 기판이 노출되지 않도록 상기 활성층의 일부를 제거하여 섬모양의 활성층을 형성하는 단계, 상기 섬모양의 활성층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계, 상기 섬모양 활성층을 포함한 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 섬모양의 활성층 전극 양측에 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 형성하는 단계, 상기 제 층간 절연막 및 게이트 절연막을 선택적으로 제거하여 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 콘택홀내에 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어진다.
따라서, 게이트 절연막의 파괴전압을 향상시켜 디바이스 특성이 우수한 박막 트랜지스터를 제작할 수 있다.

Description

박막 트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 박막 트랜지스터 제조공정 단면도.
제2도는 본 발명의 박막 트랜지스터 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 다결정 실리콘
3 : 게이트 절연막 4 : 게이트 전극
5 : 층간 절연막 6 : 콘택홀
7 : 메탈 8 : 감광막

Claims (2)

  1. 기판위에 활성층을 형성하는 단계, 상기 활성층의 소정영역에 감광막을 패터닝하는 단계, 상기 감광막을 마스크로 하여 상기 기판이 노출되지 않도록 상기 활성층의 일부를 제거하여 섬모양 활성층을 형성하는 단계, 상기 섬모양의 활성층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계, 상기 섬모양 활성층을 포함한 게이트 절연막위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측에 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막 및 게이트 절연막을 선택적으로 제거하여 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 콘택홀내에 소오스/드레인 전극을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 게이트 절연막은 열산화로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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US7126156B2 (en) 1997-08-19 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor display device with integral control circuitry

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US7126156B2 (en) 1997-08-19 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor display device with integral control circuitry
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