KR940016920A - 저부게이트 박막트랜지스터 제조방법 - Google Patents
저부게이트 박막트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR940016920A KR940016920A KR1019920026705A KR920026705A KR940016920A KR 940016920 A KR940016920 A KR 940016920A KR 1019920026705 A KR1019920026705 A KR 1019920026705A KR 920026705 A KR920026705 A KR 920026705A KR 940016920 A KR940016920 A KR 940016920A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- manufacturing
- thin film
- film transistor
- polysilicon layer
- Prior art date
Links
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims abstract 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 8
- 229920005591 polysilicon Polymers 0.000 claims abstract 8
- 238000000034 method Methods 0.000 claims abstract 7
- 238000005530 etching Methods 0.000 claims abstract 6
- 229920002120 photoresistant polymer Polymers 0.000 claims 3
- 239000010408 film Substances 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 저부게이트 박막트랜지스터 제조방법에 있어서, 게이트전극 상부에 소오스/드레인용 폴리실리콘층을 식각하는 공정에서 게이트전극 측벽에 폴리실리콘 스트링거가 남는 것을 방지하기 위해 게이트전극의 상부 모서리가 경사지게 형성하는 공정기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명에 의한 저부게이트 박막트랜지스터를 제조한 단면도.
Claims (2)
- 저부게이트 박막트랜지스터 제조방법에 있어서, 절연층 상부에 게이트전극용 폴리실리콘층을 형성하고, 그 상부에 게이트전극 마스크용 감광막 패턴을 도포하고, 노출된 게이트 전극용 폴리실리콘층을 식각하되, 상부 모서리가 경사진 게이트전극용 폴리실리콘층 패턴을 형성하는 단계와, 상기 게이트전극 마스크용 감광막 패턴을 제거하고 전체구조 상부에 게이트산화막과 소오스/드레인용 폴리실리콘층을 적층하고, 소오스/드레인 마스크용 감광막 패턴을 이용한 식각공정으로 소오스/드레인용 폴리실리콘층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 저부게이트 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 게이트전극용 폴리실리콘층 패턴 상부 모서리가 경사지게 하기 위해 게이트전극용 폴리실리콘층을 식각할때 1단계식각 공정으로 등방성식각을 실시하고, 2단계식각 공정으로 이방성식각을 실시하는 것을 특징으로 하는 저부게이트 박막트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026705A KR960000227B1 (ko) | 1992-12-30 | 1992-12-30 | 저부게이트 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026705A KR960000227B1 (ko) | 1992-12-30 | 1992-12-30 | 저부게이트 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016920A true KR940016920A (ko) | 1994-07-25 |
| KR960000227B1 KR960000227B1 (ko) | 1996-01-03 |
Family
ID=19347843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920026705A KR960000227B1 (ko) | 1992-12-30 | 1992-12-30 | 저부게이트 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960000227B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100903455B1 (ko) * | 2007-08-27 | 2009-06-18 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
1992
- 1992-12-30 KR KR1019920026705A patent/KR960000227B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100903455B1 (ko) * | 2007-08-27 | 2009-06-18 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960000227B1 (ko) | 1996-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940016920A (ko) | 저부게이트 박막트랜지스터 제조방법 | |
| KR960035905A (ko) | 드레인 오프셋 구조의 박막 트랜지스터 제조 방법 | |
| KR940016619A (ko) | 반도체 소자의 게이트전극 형성방법 | |
| KR950025913A (ko) | 반도체소자의 미세패턴 형성방법 | |
| KR970030497A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR970052290A (ko) | 반도체 소자의 제조방법 | |
| KR970003962A (ko) | 반도체 소자의 고집적 트렌지스터 제조 방법 | |
| KR970023885A (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
| KR940016853A (ko) | 저부게이트 박막트랜지스터 제조방법 | |
| KR970003520A (ko) | 미세 반도체 소자의 콘택홀 형성방법 | |
| KR960026568A (ko) | 반도체소자의 소자분리절연막 제조방법 | |
| KR950021548A (ko) | 반도체 메모리장치의 커패시터 및 이의 제조방법 | |
| KR960026174A (ko) | 반도체 메모리장치의 매몰접촉창 형성방법 | |
| KR930020716A (ko) | Itldd 구조의 반도체장치의 제조방법 | |
| KR970054481A (ko) | 박막 트랜지스터 제조방법 | |
| KR940016470A (ko) | 경사면을 갖는 콘택홀 형성방법 | |
| KR940010366A (ko) | 반도체 소자의 콘택홀 제조방법 | |
| KR970030326A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR970030905A (ko) | 트랜지스터 제조방법 | |
| KR970054150A (ko) | 반도체 소자의 전하 저장전극 제조방법 | |
| KR960032738A (ko) | 고밀도 반도체 메모리장치의 제조방법 | |
| KR970052377A (ko) | 반도체 소자 제조 방법 | |
| KR960026165A (ko) | 반도체 소자 콘택홀 형성방법 | |
| KR970053068A (ko) | 반도체 소자의 제조방법 | |
| KR970051909A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041220 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |