KR970030905A - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 단채널 문제를 야기시키지 않으면서 집적도를 증대시킬 수 있는 트랜지스터 제조방법에 관한 것으로, 반도체기판에 절연막, SOI(Silicon On Insulator)막을 형성하는 제1단계; 예정된 소스/드레인 영역의 상기 절연막 상부에만 SOI막이 잔류하도록 소스/드레인 영역 이외의 상기 SOI막을 식각하는 제2단계; 상기 제1단계 및 제2단계에 의한 구조의 전체 상부에 게이트 절연막, 게이트전극을 형성하는 제3단계; 및 소스/드레인 이온주입하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2c도는 본 발명의 실시예에 따른 SOI 모스펫 형성 과정을 나타내는 단면도.
Claims (3)
- 반도체기판에 절연막, SOI(Silicon On Insulator)막을 형성하는 제1단계; 예정된 소스/드레인 영역의 상기 절연막 상부에만 SOI막이 잔류하도록 소스/드레인 영역 이외의 상기 SOI막을 식각하는 제2단계; 상기 제1단계 및 제2단계에 의한 구조의 전체 상부에 게이트 절연막, 게이트전극을 형성하는 제3단계; 및 소스/드레인 이온주입하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 SOI막은 폴리실리콘막인 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2단계는 예정된 소스/드레인 영역의 상기 SOI막 상부에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 사용하여 하부의 상기 SOI막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043619A KR970030905A (ko) | 1995-11-24 | 1995-11-24 | 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043619A KR970030905A (ko) | 1995-11-24 | 1995-11-24 | 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970030905A true KR970030905A (ko) | 1997-06-26 |
Family
ID=66588147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950043619A KR970030905A (ko) | 1995-11-24 | 1995-11-24 | 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970030905A (ko) |
-
1995
- 1995-11-24 KR KR1019950043619A patent/KR970030905A/ko not_active Application Discontinuation
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