KR970030326A - 반도체 소자의 콘택홀 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 4
- 238000000034 method Methods 0.000 title claims abstract 4
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 5
- 229920005591 polysilicon Polymers 0.000 claims abstract 5
- 238000000151 deposition Methods 0.000 claims abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims 3
- 238000005530 etching Methods 0.000 claims 3
- 230000002093 peripheral effect Effects 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 1
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
본 발명은 반도체소자의 콘택홀 형성 방법에 관한 것으로, 하부층의 손상없이 미세패턴의 콘택홀을 형성하기 위하여, 다결정실리콘층을 증착하여 콘택홀 지역에 적정크기의 다결정실리콘패턴을 형성하고, 그 상부에 절연막을 증착하고, 콘택홀을 형성한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제8도는 본 발명의 실시예에 의해 반도체소자의 콘택홀을 형성하는 단계를 도시한 단면도.
Claims (3)
- 반도체기판의 상부에 게이트산화막과 게이트전극을 형성하고, 상기 게이트전극의 상부에 하드마스크를 형성하는 단계와, 전체 구조의 상부에 일정두께의 제1 산화막을 증착하는 단계와, 주변회로지역의 상부에만 감광막을 도포하는 단계와, 셀 지역에서 노출된 제1 산화막을 식각하여 게이트와 하드마스크의 측벽에는 산화막스페이서를 형성하는 단계와, 상기 감광막을 제거하는 단계와; 셀지역의 상부에만 감광막을 도포하고, 주변회로영역에서 노출된 제1 산화막을 식각하여 게이트와 하드마스크의 측벽에 산화막스페이서를 형성하는 단계와, 상기 셀 지역에만 도포된 감광막을 제거하는 단계와, 셀 지역에만 다결정실리콘패턴을 형성하는 단계와, 전체 구조의 상부에 제2산화막을 증착하는 단계와, 그 상부에 BPSG막을 평탄하게 형성하고, 그 상부에 콘택홀 마스크용 감광막패턴을 형성하는 단계와, 노출된 상기 BPSG막과 그 하부의 제2산화막을 식각하여 셀 지역의 다결정실리콘패턴이 노출되는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 다결정실리콘패턴은 셀 영역에서 콘택홀이 예정된 지역에 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 콘택홀은 비트라인 콘택홀 또는 저장전극 콘택홀로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950039162A KR100218727B1 (ko) | 1995-11-01 | 1995-11-01 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950039162A KR100218727B1 (ko) | 1995-11-01 | 1995-11-01 | 반도체 소자의 콘택홀 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970030326A true KR970030326A (ko) | 1997-06-26 |
KR100218727B1 KR100218727B1 (ko) | 1999-09-01 |
Family
ID=19432606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950039162A KR100218727B1 (ko) | 1995-11-01 | 1995-11-01 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100218727B1 (ko) |
-
1995
- 1995-11-01 KR KR1019950039162A patent/KR100218727B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100218727B1 (ko) | 1999-09-01 |
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