KR930018659A - 고집적 소자용 미세 콘택 형성방법 - Google Patents

고집적 소자용 미세 콘택 형성방법 Download PDF

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Abstract

본 발명은 고집적 소자용 미세콘택 형성방법에 관한 것으로, Topology를 갖는 반도체 소자의 콘택영역 상부에 마스크 공정에 의해 형성할수 있는 최소선폭보다 작은 선폭의 콘택패드를 형성하되 평탄화용 절연층과 동일높이로 평탄하게 되도록 형성하고, 예정된 배선 또는 전극을 상기 콘택 패드에 접속시키는 기술에 관한 것이다.

Description

고집적 소자용 밋 콘택 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제9도는 본 발명의 미세 콘택 형성방법을 적용하여 DRAM셀을 제조하는 단계를 도시한 단면도.

Claims (6)

  1. 실리콘 기판 상부에 소자 분리 산화막, 게이트전극, 소오스 및 드레인을 구비한 MOSFET를 각각 형성한후, 게이트전극 상부에 제1절연층을 형성한 다음 상기 소오스 또는/및 드레인 상부의 절연층을 제거하여 콘택홀을 형성하고 도전층을 노출된 소오스 또는/및 드레인에 콘택하는 고집적 소자용 콘택형성 방법에 있어서, 상기 소오스 또는/및 드레인 상부에 미세 콘택을 형성하기 위하여, 상기 MOSFET를 포함하는 제1절연층 상부에 평탄화용 제2절연층을 두껍게 도포하고, 그 상부에 제1폴리실리콘층, 제3절연층, 및 감광막을 각각 예정된 두께로 도포하는 단계와, 상기 소오스 및 드레인 콘택영역 상부에 있는 일정부분의 감광막을 제거하여 감광막 패턴을 형성하고 노출된 제3절연층을 식각하여 제3절연층 패턴을 형성하는 단계와, 상기 감광막 패턴을 제거하고 제3절연층 패턴측벽에 제4절연층 스페이서를 형성하는 단계와, 상기 제3절연층 패턴과 제4절연층 스페이서를 마스크로 하여 하부의 노출된 제1폴리실리콘층을 식각하여 제1폴리실리콘 패턴을 형성하는 단계와, 상기 제3절연층 패턴과 제4절연층 스페이서를 제거한 다음, 제1폴리실리콘 패턴을 마스크로하여 하부의 노출된 제2절연층을 식각하고, 그 하부의 노출되는 제1절연층을 식각하여 소오스 및 드레인을 노출시킨 콘택홀을 형성하는 단계와, 상기 콘택홀 및 제1폴리실리콘 패턴 상부에 제2폴리실리콘 층을 평탄하게 중착한후 에치백 공정으로 상기 제2폴리실리콘층의 일정두께와 제1폴리실리콘 패턴을 제거하여 소오스 및 드레인에 접속된 콘택 패드를 형성하는 단계와, 상기 콘택 패드에 예정된 전극 또는 배선의 도전층을 콘택하는 단계로 이루어지는 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
  2. 제1항에 있어서, 상기 제2및 제3절연층은 옥사이드층으로 형성하는 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
  3. 제1항에 있어서, 상기 제4절연층 스페이서는 제3절연층 패턴 상부에 걸쳐 도포한 다음, 식각공정에 의해 제3절연층 패턴 측벽에 형성한 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
  4. 제3항에 있어서, 상기 제4절연층 스페이서는 옥사이드층으로 형성하는 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
  5. 제1항에 있어서, 상기 콘택패드를 형성한 다음, 전체구조 상부에 제5절연층을 도포하고, 제5절연층의 일정부분을 제거하여 예정된 콘택패드를 노출시킨 다음, 비트라인용 도전층을 증착하고 마스크 패턴 공정으로 노출된 콘택패드에 접속된 비트라인을 형성하는 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
  6. 제5항에 있어서, 상기 비트라인을 형성한후 비트라인과는 절연되게 하고 예정된 콘택패드에 접속되는 전하저장전극을 형성하는 것을 특징으로 하는 고집적 소자용 미세콘택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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