JPS61230324A - エツチング方法 - Google Patents
エツチング方法Info
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- JPS61230324A JPS61230324A JP7183685A JP7183685A JPS61230324A JP S61230324 A JPS61230324 A JP S61230324A JP 7183685 A JP7183685 A JP 7183685A JP 7183685 A JP7183685 A JP 7183685A JP S61230324 A JPS61230324 A JP S61230324A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエツチング方法ＩＣ間するものであって、微細
加工を行うのに用いて最適なものである。
加工を行うのに用いて最適なものである。
本発明は、エツチング方法において、被エツチング物上
１こ開口を有する膜を形成する工程と、上記膜の上記開
口の内壁に所定の物質層を形成する工程と、上記所定の
物質層をマスクとして上記被エツチング物を異方性エツ
チングする工種キをそれぞれ具備させることにより、上
記膜の開口よりも小さい開口を被エツチング物に形成す
ることができるよう番こし友ものでるる。
１こ開口を有する膜を形成する工程と、上記膜の上記開
口の内壁に所定の物質層を形成する工程と、上記所定の
物質層をマスクとして上記被エツチング物を異方性エツ
チングする工種キをそれぞれ具備させることにより、上
記膜の開口よりも小さい開口を被エツチング物に形成す
ることができるよう番こし友ものでるる。
例えばＬ Ｓ Ｉを製造する場合、微細加工技術はフォ
トレジストプロセスに大きく依存している。
トレジストプロセスに大きく依存している。
すなわち、フォトリソグラフィーによりフォトレジスト
にどの程度幅の狭い開口を形成することができるかによ
って、製造可能なデバイスの素子寸法が決定さｔしてい
る。
にどの程度幅の狭い開口を形成することができるかによ
って、製造可能なデバイスの素子寸法が決定さｔしてい
る。
近時、素子の微細化ｌこ伴りて露光装置としてはステッ
パー（縮小投影露光装置）が用いられるようになり、そ
の結果０．８μｍ程度のサブミクロンの微細加工も不可
能ではなくなってきているが、より微細な加工！ｆ１度
８要求される次世代のデバイスを製造するためには、Ｘ
線やイオンビーム等ヲ用い次リソグラフィー技術が必要
とされる。
パー（縮小投影露光装置）が用いられるようになり、そ
の結果０．８μｍ程度のサブミクロンの微細加工も不可
能ではなくなってきているが、より微細な加工！ｆ１度
８要求される次世代のデバイスを製造するためには、Ｘ
線やイオンビーム等ヲ用い次リソグラフィー技術が必要
とされる。
しかしながら、これらのリソグラフィー技術ハ未だ確立
していないのみならず、多額の費用を要するという欠点
がある。
していないのみならず、多額の費用を要するという欠点
がある。
本発明は、上述の問題にかんがみ、上述のような欠点を
是正したエツチング方法を提供するこさを目的とする。
是正したエツチング方法を提供するこさを目的とする。
本発明ｉこ係るエツチング方法は、被エツチング物（１
３’ｌｌえば５ｉｏ２ 膜７）上に開口を育する膜（
列えば開口８ａ＊８ｂを肩°するフォトレジスト８）を
形成する工程と、上記膜の上記開口の内壁に所定の物質
層（例えば５ｉ０２Ｈ９ａ 、 ９ ｂ ）を形成する
工程と、上記所定の物質層をマスクとして上記被エツチ
ング物を異方性エツチングする工程とをそれぞれ具備し
ている。
３’ｌｌえば５ｉｏ２ 膜７）上に開口を育する膜（
列えば開口８ａ＊８ｂを肩°するフォトレジスト８）を
形成する工程と、上記膜の上記開口の内壁に所定の物質
層（例えば５ｉ０２Ｈ９ａ 、 ９ ｂ ）を形成する
工程と、上記所定の物質層をマスクとして上記被エツチ
ング物を異方性エツチングする工程とをそれぞれ具備し
ている。
このようにすることによって、被エツチング物上に形成
しｔ膜の開口の幅よりも所定の物質層の幅だけ幅の狭い
開口を被エツチング物に形成することが可能となる。
しｔ膜の開口の幅よりも所定の物質層の幅だけ幅の狭い
開口を被エツチング物に形成することが可能となる。
以下本発明に係るエツチング方法をＭＯＳ ＦＰＩＴ
の製造ξこ適用し友−実施列を図面に基づき説明する。
の製造ξこ適用し友−実施列を図面に基づき説明する。
第１Ａ図に示すように、まずｐ型シリコン基板１にＬＯ
ＯＯ８法ｌこより成長ざｒｔ九５ｉｎ２ 層２、ゲー
ト５１０２ 膜３、多結晶シリコンから成るゲート電
極４ｓ ”十型のソース領域５及びドレイン領域６を
それぞれ形成し、次いでＯＶＤ法憂こより全面に列えば
５１０２膜７８被Ｎ形成した後、この５ｔＯ２［７上１
ｃ ＩｐＨえば＠ １． Ｏａｗｚの開口８ａ、８ｂを
有するフォトレジスト８８形成する。
ＯＯ８法ｌこより成長ざｒｔ九５ｉｎ２ 層２、ゲー
ト５１０２ 膜３、多結晶シリコンから成るゲート電
極４ｓ ”十型のソース領域５及びドレイン領域６を
それぞれ形成し、次いでＯＶＤ法憂こより全面に列えば
５１０２膜７８被Ｎ形成した後、この５ｔＯ２［７上１
ｃ ＩｐＨえば＠ １． Ｏａｗｚの開口８ａ、８ｂを
有するフォトレジスト８８形成する。
次ｌこ第１Ｂ図１こ示すように、好ましくはステップカ
バレッジの良好な膜形成法、向えばプラズマＯＶＤ法ｆ
こより全面ｌこ例えば膜厚５ｏｏｏλの５１０２膜９を
被着形成する。
バレッジの良好な膜形成法、向えばプラズマＯＶＤ法ｆ
こより全面ｌこ例えば膜厚５ｏｏｏλの５１０２膜９を
被着形成する。
次に反応性イオンエツチング（ＲＩＥ）ｉｌｃより基板
表面に垂直方向に上述の８ｉ０２＠９を異方性エツチン
グすることによって、第１０図１こ示すように、フォト
レジスト８の開口９ａ、９ｂの内壁１ｃＩＮＪえば幅０
．２５ ａｍの５ｉｎ２膜９ａ、９ｂをそれぞれ形成す
る。
表面に垂直方向に上述の８ｉ０２＠９を異方性エツチン
グすることによって、第１０図１こ示すように、フォト
レジスト８の開口９ａ、９ｂの内壁１ｃＩＮＪえば幅０
．２５ ａｍの５ｉｎ２膜９ａ、９ｂをそれぞれ形成す
る。
次１ここれらの５ｘ０２１ｆ［９ａ 、 ９ ｂをマス
クとして再び几ＩＩ法１こより５ｉｎ２膜１８膜板８基
板垂直方向膠こ異方性エツチングすること１こよって、
第１Ｄ図１こ示すように開口（コンタクト・ホール）１
ａ。
クとして再び几ＩＩ法１こより５ｉｎ２膜１８膜板８基
板垂直方向膠こ異方性エツチングすること１こよって、
第１Ｄ図１こ示すように開口（コンタクト・ホール）１
ａ。
１ｂを形成する。な訃この几ＩＥの際ζこは、 ５ｉ
ｎ２膜９ａ 、９ｂもエツチングされる結果、開ロアａ
。
ｎ２膜９ａ 、９ｂもエツチングされる結果、開ロアａ
。
１ｂは第１Ｄ図に示すようにテーパ状となる。
この後、フォトレジスト８及び５ｉｎ２膜９ａ、９ｂ８
除去しｔ後、上述のようにして形成された８ｉ０２膜１
の開ロアａ、７ｂを通じてソース領域５及びドレイン領
域６の電極（図示せず）を被着形成して、目的とするＭ
ＯＳ ＦＥＴ８完成式せる。
除去しｔ後、上述のようにして形成された８ｉ０２膜１
の開ロアａ、７ｂを通じてソース領域５及びドレイン領
域６の電極（図示せず）を被着形成して、目的とするＭ
ＯＳ ＦＥＴ８完成式せる。
上述の実施列によれば次のような利点がめる・すなわち
、５ｉｎ２膜１上５こ開口ａａ、ｇｂを有するフォトレ
ジスト８そ形成し、次いでこれらの開口９ ａ 、 ８
ｂＯ）内管ＩＣＲＩ Ｐｌ法を用イテ８１０２膜９
” ｔ９ｔｌ形成Ｌ７’ｊ後、ｅれらの８ｉ０２膜９ａ
、９ｂ９マスクとして８ｉ０２膜７を几Ｉｎ法により異
方性エツチングすることによって開ロアａ、７ｂを形成
しているので、フォトレジスト８の開口８ａ、８ｂの内
壁ｌこ形成した５１０２膜９ａ、９ｂの幅の２倍ｆこ相
当する長さだけこのフォトレジスト８の開口ｇａ、８ｂ
の幅よりも幅の狭い開ロア ａ 、 ７ ｂ％膜形成る
ことができ、従って微細加工が可能である。例えば、フ
ォトレジスト８の開口８ａ、８ｂの幅を現在の技術によ
り得られる最小寸法にほぼとができる。
、５ｉｎ２膜１上５こ開口ａａ、ｇｂを有するフォトレ
ジスト８そ形成し、次いでこれらの開口９ ａ 、 ８
ｂＯ）内管ＩＣＲＩ Ｐｌ法を用イテ８１０２膜９
” ｔ９ｔｌ形成Ｌ７’ｊ後、ｅれらの８ｉ０２膜９ａ
、９ｂ９マスクとして８ｉ０２膜７を几Ｉｎ法により異
方性エツチングすることによって開ロアａ、７ｂを形成
しているので、フォトレジスト８の開口８ａ、８ｂの内
壁ｌこ形成した５１０２膜９ａ、９ｂの幅の２倍ｆこ相
当する長さだけこのフォトレジスト８の開口ｇａ、８ｂ
の幅よりも幅の狭い開ロア ａ 、 ７ ｂ％膜形成る
ことができ、従って微細加工が可能である。例えば、フ
ォトレジスト８の開口８ａ、８ｂの幅を現在の技術によ
り得られる最小寸法にほぼとができる。
しかも上述の実施列で用いる技術は、現在ではｔｌぼ確
立した技術であるＲＩＥやＯＶＤなどだけであるから、
Ｘ線やイオンビーム等を用いたりソグラフィー技術を用
いることなく次世代のデバイス裏道ｌこ要求される＊ａ
加工を行うことが可能である。
立した技術であるＲＩＥやＯＶＤなどだけであるから、
Ｘ線やイオンビーム等を用いたりソグラフィー技術を用
いることなく次世代のデバイス裏道ｌこ要求される＊ａ
加工を行うことが可能である。
以上本発明の実権列につき説明し友か、本発明は上述の
実施例１こ限定されるものではなく、本発明の技術的思
想ｌこ基づく種々の変形が可能である。
実施例１こ限定されるものではなく、本発明の技術的思
想ｌこ基づく種々の変形が可能である。
例えば、上述の実施ＦＩＪ Ｉこおいては、フォトレジ
スト８の開口ｇａ、９ｂの内壁にＳ ｔＯ２膜９ａ、９
ｂを形成したが、この内壁に形成する物質層としては５
ｉｎ２以外の物質、丙えば８４．Ｎ４やＭ％ Ｔｉ、Ｗ
、Ｔａ、Ｍｏ等の金属を用いてもよい。５ｉｎ２以外の
物質層を用いれば、 ５ｔ０２膜７１こ開ロアａ、７ｂ
を形成するためのＲＩＥ時Ｃζ上述の物質層かエツチン
グされるのを防止することが可能となるので、より垂直
多こ近い内壁を有する開ロアａ、７ｂを形成することが
可能である。さらに必要１こ応じてフォトレジスト８の
代わ一すζζ他の種類の物質、好ましくは被エツチング
物に対して選択的（こ除去可能な物質から成る膜を用い
ることも可能である。
スト８の開口ｇａ、９ｂの内壁にＳ ｔＯ２膜９ａ、９
ｂを形成したが、この内壁に形成する物質層としては５
ｉｎ２以外の物質、丙えば８４．Ｎ４やＭ％ Ｔｉ、Ｗ
、Ｔａ、Ｍｏ等の金属を用いてもよい。５ｉｎ２以外の
物質層を用いれば、 ５ｔ０２膜７１こ開ロアａ、７ｂ
を形成するためのＲＩＥ時Ｃζ上述の物質層かエツチン
グされるのを防止することが可能となるので、より垂直
多こ近い内壁を有する開ロアａ、７ｂを形成することが
可能である。さらに必要１こ応じてフォトレジスト８の
代わ一すζζ他の種類の物質、好ましくは被エツチング
物に対して選択的（こ除去可能な物質から成る膜を用い
ることも可能である。
なお上述の実施的Ｃζおいては被エツチング物が５ｉ０
２＠７でるる場合Ｆこつき説明したが、被エツチング物
が他の物質から成る場合ｆこ本本発明を適用することが
できる。また上述の実施列番こおいては本ＱＥｔ［−Ｍ
ＯＳ ＦＥＴＯＪａＭ、造１？：、ａ用り、り場合＋
（つき説明し之が、これｌこ限定されるものではなく１
、他の各種半導体装置等にも本発明を適用することか可
能である。
２＠７でるる場合Ｆこつき説明したが、被エツチング物
が他の物質から成る場合ｆこ本本発明を適用することが
できる。また上述の実施列番こおいては本ＱＥｔ［−Ｍ
ＯＳ ＦＥＴＯＪａＭ、造１？：、ａ用り、り場合＋
（つき説明し之が、これｌこ限定されるものではなく１
、他の各種半導体装置等にも本発明を適用することか可
能である。
本発明に係るエツチング方法ｆこよれば、被エツチング
物上に形成された膜の開口の幅よりもこの開口の内壁に
形成し友物質層の幅だけ幅の狭い開０を被エツチング物
−こ形成することができ、従って微細な加工が可能であ
る。
物上に形成された膜の開口の幅よりもこの開口の内壁に
形成し友物質層の幅だけ幅の狭い開０を被エツチング物
−こ形成することができ、従って微細な加工が可能であ
る。
第１Ａ図〜第１Ｄ図は本発明をＭＯＳ ＦＥＴの製造
１こ適用した一実施例を工程順に示す断面図である。 なお図面に用い之符号ｔこおいて、 １・・・・・・・・・・・・・・・ｐ型シリコン基板５
・・・・・・・・・・・・・・・ソース領域６・・・・
・・・・・・・・・・・ドレイン領域γ・・・・・・・
・・・・・・・・５ｉｎ２膜７ａ、７ｂ・・・・・・開
口 ８・・・・・・・・・・・・・・・フォトレジスト９ａ
、８ｂ・・・・・・開口 ９・・・・・・・・・・・・・・・５ｔＯ２膜である。
１こ適用した一実施例を工程順に示す断面図である。 なお図面に用い之符号ｔこおいて、 １・・・・・・・・・・・・・・・ｐ型シリコン基板５
・・・・・・・・・・・・・・・ソース領域６・・・・
・・・・・・・・・・・ドレイン領域γ・・・・・・・
・・・・・・・・５ｉｎ２膜７ａ、７ｂ・・・・・・開
口 ８・・・・・・・・・・・・・・・フォトレジスト９ａ
、８ｂ・・・・・・開口 ９・・・・・・・・・・・・・・・５ｔＯ２膜である。
Claims (1)
- 被エッチング物上に開口を有する膜を形成する工程と、
上記膜の上記開口の内壁に所定の物質層を形成する工程
と、上記所定の物質層をマスクとして上記被エッチング
物を異方性エッチングする工程とをそれぞれ具備するエ
ッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7183685A JPS61230324A (ja) | 1985-04-04 | 1985-04-04 | エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7183685A JPS61230324A (ja) | 1985-04-04 | 1985-04-04 | エツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230324A true JPS61230324A (ja) | 1986-10-14 |
Family
ID=13472023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7183685A Pending JPS61230324A (ja) | 1985-04-04 | 1985-04-04 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279989A (en) * | 1992-02-29 | 1994-01-18 | Hyundai Electronics Industries Co., Ltd. | Method for forming miniature contacts of highly integrated semiconductor devices |
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| JPH08195384A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-04 JP JP7183685A patent/JPS61230324A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279989A (en) * | 1992-02-29 | 1994-01-18 | Hyundai Electronics Industries Co., Ltd. | Method for forming miniature contacts of highly integrated semiconductor devices |
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| JPH08195384A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 半導体装置の製造方法 |
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