JPH06216084A - 半導体装置のパターン分離方法および微細パターン形成方法 - Google Patents
半導体装置のパターン分離方法および微細パターン形成方法Info
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- JPH06216084A JPH06216084A JP33700992A JP33700992A JPH06216084A JP H06216084 A JPH06216084 A JP H06216084A JP 33700992 A JP33700992 A JP 33700992A JP 33700992 A JP33700992 A JP 33700992A JP H06216084 A JPH06216084 A JP H06216084A
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- forming
- photosensitive film
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Abstract
(57)【要約】
【目的】 半導体装置のパターン分離方法および微細パ
ターン形成方法を提供する。 【構成】 半導体基板１０上に第１被パターン層２０を
形成し、第１被パターン層２０上に感光膜を塗布し、前
記感光膜をパターニングし硬化して熱的に安定した感光
膜パターン３０を形成する。次いで、前記感光膜パター
ン３０が形成されている半導体基板１０の全面に低温プ
ラズマ方式により第２物質層５０を形成し、前記第２物
質層５０を異方性食刻することにより前記感光膜パター
ン３０の側壁に第２物質層５０からなったスペーサ５０
ａを形成する。前記スペーサ５０ａおよび感光膜パター
ン３０を食刻マスクとする異方性食刻方法により前記第
１被パターン層２０を食刻して第１パターンを形成し、
前記スペーサ５０ａおよび感光膜パターン３０を除去す
る。第１パターン４０を用いて第１パターン４０間に逆
パターンである微細パターンを形成することができる。
ターン形成方法を提供する。 【構成】 半導体基板１０上に第１被パターン層２０を
形成し、第１被パターン層２０上に感光膜を塗布し、前
記感光膜をパターニングし硬化して熱的に安定した感光
膜パターン３０を形成する。次いで、前記感光膜パター
ン３０が形成されている半導体基板１０の全面に低温プ
ラズマ方式により第２物質層５０を形成し、前記第２物
質層５０を異方性食刻することにより前記感光膜パター
ン３０の側壁に第２物質層５０からなったスペーサ５０
ａを形成する。前記スペーサ５０ａおよび感光膜パター
ン３０を食刻マスクとする異方性食刻方法により前記第
１被パターン層２０を食刻して第１パターンを形成し、
前記スペーサ５０ａおよび感光膜パターン３０を除去す
る。第１パターン４０を用いて第１パターン４０間に逆
パターンである微細パターンを形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に個別素子間の距離を光解像度以下に縮める
ことを特徴とする半導体装置の限界解像度以下のパター
ン分離方法および微細パターン形成方法に関する。
に係り、特に個別素子間の距離を光解像度以下に縮める
ことを特徴とする半導体装置の限界解像度以下のパター
ン分離方法および微細パターン形成方法に関する。
【０００２】
【従来の技術】半導体装置を高集積するメモリ装置、特
にＤＲＡＭにおいて４年毎に４倍の増加趨勢であった。
４Ｍｂ ＤＲＡＭは量産体制であり、１６Ｍｂ ＤＲＡ
Ｍは量産のための準備中であり、６４Ｍｂ ＤＲＡＭお
よび２５６Ｍｂ ＤＲＡＭは研究開発段階にあるが、４
倍ずつ増加する集積度に比べてチップの大きさは１．４
倍に制限されるので実施のセル面積は約３０％くらい縮
められている。
にＤＲＡＭにおいて４年毎に４倍の増加趨勢であった。
４Ｍｂ ＤＲＡＭは量産体制であり、１６Ｍｂ ＤＲＡ
Ｍは量産のための準備中であり、６４Ｍｂ ＤＲＡＭお
よび２５６Ｍｂ ＤＲＡＭは研究開発段階にあるが、４
倍ずつ増加する集積度に比べてチップの大きさは１．４
倍に制限されるので実施のセル面積は約３０％くらい縮
められている。
【０００３】半導体装置の集積化は種々の技術分野にお
いて研究開発により可能になるが、特に最小デザインル
ール大きさの減少はパターン自体の大きさを縮めるので
一定した面積にパターニングされるパターンの数を増加
させる。高集積化のためにはパターン自体の大きさを減
少させることが重要であるが、パターンとパターン、す
なわち個別素子間の間隔を最小化することも高集積化に
おける寄与度が大きい。
いて研究開発により可能になるが、特に最小デザインル
ール大きさの減少はパターン自体の大きさを縮めるので
一定した面積にパターニングされるパターンの数を増加
させる。高集積化のためにはパターン自体の大きさを減
少させることが重要であるが、パターンとパターン、す
なわち個別素子間の間隔を最小化することも高集積化に
おける寄与度が大きい。
【０００４】６４Ｍｂおよび２５６Ｍｂ級にＤＲＡＭ装
置が高集積化されれば個別素子間の分離間隔は約０．１
〜０．５μｍ程度に縮めるべきであるが、現在の光解像
度により最小に制御できる分離間隔は使われる光の種類
により異なるが約０．４〜０．６μｍ程度である。
置が高集積化されれば個別素子間の分離間隔は約０．１
〜０．５μｍ程度に縮めるべきであるが、現在の光解像
度により最小に制御できる分離間隔は使われる光の種類
により異なるが約０．４〜０．６μｍ程度である。
【０００５】
【数１】
【０００６】上記数１は最小デザインルールの大きさを
決定する式で、Ｌｍは最小線幅を、λは使われる光の波
長を、またＮＡはレンズの開口比を示す。現在集積回路
工程において使われるほとんどのリソグラフィー装置は
光源として紫外線（λ＝０．２〜０．４μｍ）を使って
いるが、光源を紫外線と制限する場合、レンズの開口比
を増加させ前記最小線幅が縮められるが、現在の技術を
もって得られる最小線幅は前述した０．４〜０．６μｍ
である。
決定する式で、Ｌｍは最小線幅を、λは使われる光の波
長を、またＮＡはレンズの開口比を示す。現在集積回路
工程において使われるほとんどのリソグラフィー装置は
光源として紫外線（λ＝０．２〜０．４μｍ）を使って
いるが、光源を紫外線と制限する場合、レンズの開口比
を増加させ前記最小線幅が縮められるが、現在の技術を
もって得られる最小線幅は前述した０．４〜０．６μｍ
である。
【０００７】図１〜図３は従来の方法による半導体装置
のパターン分離方法を示した断面図で、パターン、例え
ば個別素子を分離するために使われる写真食刻工程およ
び食刻工程について説明する。図１において、半導体基
板１０を任意の導電層、すなわち個別素子から絶縁する
ために前記半導体基板１０の全面にかけて層間絶縁層１
２を形成し、その上に個別素子、例えばＤＲＡＭにおい
てはワードライン、ビットライン、ストリッジ電極等を
形成するための第１被パターン層２０、例えば導電物質
を形成する。
のパターン分離方法を示した断面図で、パターン、例え
ば個別素子を分離するために使われる写真食刻工程およ
び食刻工程について説明する。図１において、半導体基
板１０を任意の導電層、すなわち個別素子から絶縁する
ために前記半導体基板１０の全面にかけて層間絶縁層１
２を形成し、その上に個別素子、例えばＤＲＡＭにおい
てはワードライン、ビットライン、ストリッジ電極等を
形成するための第１被パターン層２０、例えば導電物質
を形成する。
【０００８】図２において、前記第１被パターン層２０
上に感光膜をスピン塗布方式により塗布した後、所望の
パターンの形成されているマスク（図示せず）を前記感
光膜上に載せる。次いで、前記マスクを光源に露出させ
ればマスクに形成されているパターンの形により光が通
過する部分と通過されない部分が生ずる。前記光が通過
する部分を通じて通過された光は感光膜に当たって前記
感光膜を重合させ現像液に不溶性としたり（ネガティブ
感光膜）分解させて現像液に溶解させる（ポジティブ感
光膜）。次いで、前記マスクを除去し前記感光膜を現像
液に浸せば感光膜の可溶性部分は除去され、感光膜の不
溶性部分は残って図２に示した感光膜パターン３０を形
成する（写真食刻工程）。
上に感光膜をスピン塗布方式により塗布した後、所望の
パターンの形成されているマスク（図示せず）を前記感
光膜上に載せる。次いで、前記マスクを光源に露出させ
ればマスクに形成されているパターンの形により光が通
過する部分と通過されない部分が生ずる。前記光が通過
する部分を通じて通過された光は感光膜に当たって前記
感光膜を重合させ現像液に不溶性としたり（ネガティブ
感光膜）分解させて現像液に溶解させる（ポジティブ感
光膜）。次いで、前記マスクを除去し前記感光膜を現像
液に浸せば感光膜の可溶性部分は除去され、感光膜の不
溶性部分は残って図２に示した感光膜パターン３０を形
成する（写真食刻工程）。
【０００９】図３において、感光膜パターン３０を食刻
マスクとして前記第１被パターン層２０を異方性食刻、
例えば反応性イオン食刻ＲＩＥして第１パターン２２を
形成する（食刻工程）。前述した従来の方法による半導
体装置の素子分離方法は光源として使われる光（通常紫
外線を使用する）の解像度によりパターン間の距離Ｌ’
が決定されるので、前記解像度を向上させることによっ
てのみ前記距離Ｌ’の縮小が可能なのでパターン間の距
離を約０．１〜０．５μｍに縮めるべく６４Ｍｂおよび
２５６Ｍｂ級ＤＲＡＭを開発するには不向きである。
マスクとして前記第１被パターン層２０を異方性食刻、
例えば反応性イオン食刻ＲＩＥして第１パターン２２を
形成する（食刻工程）。前述した従来の方法による半導
体装置の素子分離方法は光源として使われる光（通常紫
外線を使用する）の解像度によりパターン間の距離Ｌ’
が決定されるので、前記解像度を向上させることによっ
てのみ前記距離Ｌ’の縮小が可能なのでパターン間の距
離を約０．１〜０．５μｍに縮めるべく６４Ｍｂおよび
２５６Ｍｂ級ＤＲＡＭを開発するには不向きである。
【００１０】
【発明が解決しようとする課題】本発明の目的は半導体
装置の素子間の距離を限界解像度以下に縮めるパターン
分離方法を提供することである。本発明の他の目的は半
導体装置の限界解像度以下の微細パターン形成方法を提
供することである。
装置の素子間の距離を限界解像度以下に縮めるパターン
分離方法を提供することである。本発明の他の目的は半
導体装置の限界解像度以下の微細パターン形成方法を提
供することである。
【００１１】
【課題を解決するための手段】本発明の前述した目的
は、パターン分離方法において、半導体基板上に第１被
パターン層を形成する工程と、前記第１被パターン層上
に感光膜を塗布する工程と、前記感光膜をパターニング
し硬化して熱的に安定した感光膜パターンを形成する工
程と、前記感光膜パターンが形成されている半導体基板
の全面に低温プラズマ方式により第２物質層を形成する
工程と、前記第２物質層を異方性食刻することにより前
記感光膜パターンの側壁に第２物質層からなったスペー
サを形成する工程と、前記スペーサおよび感光膜パター
ンを食刻マスクとする異方性食刻方法により前記第１被
パターン層を食刻して第１パターンを形成する工程と、
スペーサおよび感光膜パターンを除去して前記第１パタ
ーンのみ残す工程とからなることを特徴とする半導体装
置のパターン分離方法により達成される。
は、パターン分離方法において、半導体基板上に第１被
パターン層を形成する工程と、前記第１被パターン層上
に感光膜を塗布する工程と、前記感光膜をパターニング
し硬化して熱的に安定した感光膜パターンを形成する工
程と、前記感光膜パターンが形成されている半導体基板
の全面に低温プラズマ方式により第２物質層を形成する
工程と、前記第２物質層を異方性食刻することにより前
記感光膜パターンの側壁に第２物質層からなったスペー
サを形成する工程と、前記スペーサおよび感光膜パター
ンを食刻マスクとする異方性食刻方法により前記第１被
パターン層を食刻して第１パターンを形成する工程と、
スペーサおよび感光膜パターンを除去して前記第１パタ
ーンのみ残す工程とからなることを特徴とする半導体装
置のパターン分離方法により達成される。
【００１２】本発明の他の目的は、微細パターン形成方
法において、半導体基板上に第２被パターン層を形成す
る工程と、前記第２被パターン層上に感光膜を塗布する
工程と、前記感光膜をパターニングし硬化して熱的に安
定した感光膜パターンを形成する工程と、前記感光膜パ
ターンが形成されている半導体基板の全面に低温プラズ
マ方式により第２物質層を形成する工程と、前記第２物
質層を異方性食刻することにより前記感光膜パターンの
側壁に第２物質層からなったスペーサを形成する工程
と、前記スペーサおよび感光膜パターンを食刻マスクと
して前記第２被パターン層を異方性食刻して第２パター
ンを形成する工程と、スペーサおよび感光膜パターンを
除去して前記第２パターンのみ残す工程と、前記第２パ
ターンの形成されている半導体基板の全面に平坦な第１
被パターン層を平坦形成する工程と、前記第２パターン
の表面が露出されるまで前記第１被パターン層をエッチ
バックして前記第２パターンの間に前記エッチバック工
程により残された第１被パターン層から構成された第１
パターンを形成する工程とからなることを特徴とする半
導体装置の微細パターン形成方法により達成される。
法において、半導体基板上に第２被パターン層を形成す
る工程と、前記第２被パターン層上に感光膜を塗布する
工程と、前記感光膜をパターニングし硬化して熱的に安
定した感光膜パターンを形成する工程と、前記感光膜パ
ターンが形成されている半導体基板の全面に低温プラズ
マ方式により第２物質層を形成する工程と、前記第２物
質層を異方性食刻することにより前記感光膜パターンの
側壁に第２物質層からなったスペーサを形成する工程
と、前記スペーサおよび感光膜パターンを食刻マスクと
して前記第２被パターン層を異方性食刻して第２パター
ンを形成する工程と、スペーサおよび感光膜パターンを
除去して前記第２パターンのみ残す工程と、前記第２パ
ターンの形成されている半導体基板の全面に平坦な第１
被パターン層を平坦形成する工程と、前記第２パターン
の表面が露出されるまで前記第１被パターン層をエッチ
バックして前記第２パターンの間に前記エッチバック工
程により残された第１被パターン層から構成された第１
パターンを形成する工程とからなることを特徴とする半
導体装置の微細パターン形成方法により達成される。
【００１３】
【作用】本発明によると、光解像度の限界によりパター
ン間の分離間隔が最小デザインルール以下に減少され、
最小デザインルール以下のパターンが形成される。
ン間の分離間隔が最小デザインルール以下に減少され、
最小デザインルール以下のパターンが形成される。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図４から図６は本発明による半導体装置の限界解
像度以下のパターン分離方法を示した断面図である。ま
ず、図４を参照すれば、感光膜パターン３０の形成され
ている半導体基板１０全面に第２物質層５０を形成する
段階を示したもので、半導体基板１０を任意の導電層、
即ち個別素子から絶縁させるための目的として前記半導
体基板１０の全面にかけて層間絶縁層１２を形成し、そ
の上に個別素子、例えばＤＲＡＭにおいてはワードライ
ン、ビットライン、ストリッジ電極などを形成するため
の第１被パターン層２０、例えば導電物質層を形成す
る。前記第１被パターン層２０上に感光膜をスピン塗布
法により塗布した後（一般に１．０μｍ〜１．４μｍの
厚さで塗布する）、前記感光膜をソフトベークする。
する。図４から図６は本発明による半導体装置の限界解
像度以下のパターン分離方法を示した断面図である。ま
ず、図４を参照すれば、感光膜パターン３０の形成され
ている半導体基板１０全面に第２物質層５０を形成する
段階を示したもので、半導体基板１０を任意の導電層、
即ち個別素子から絶縁させるための目的として前記半導
体基板１０の全面にかけて層間絶縁層１２を形成し、そ
の上に個別素子、例えばＤＲＡＭにおいてはワードライ
ン、ビットライン、ストリッジ電極などを形成するため
の第１被パターン層２０、例えば導電物質層を形成す
る。前記第１被パターン層２０上に感光膜をスピン塗布
法により塗布した後（一般に１．０μｍ〜１．４μｍの
厚さで塗布する）、前記感光膜をソフトベークする。
【００１５】次いで、写真食刻工程を経て感光膜パター
ン３０を形成し、２５０℃程度の温度まで前記感光膜パ
ターン３０の形を安定的に保たせるために、例えば、１
２０℃で３０分間前記感光膜パターンをハードべークし
たり紫外線べークする。次いで、ハードべークまたは紫
外線べークにより熱的に安定した前記感光膜パターン３
０が形成されている半導体基板１０の全面に低温プラズ
マ方式により第２物質層５０、例えば、ＰＥ−ｏｘｉｄ
ｅ、ＰＥ−ＴＥＯＳおよびＰＥ−ＳｉＮ膜を形成する。
プラズマ方式により形成される前記第２物質層５０は約
２００℃以下の温度で形成されるので前記感光膜パター
ン３０の形が安定的に保てる。これは半導体基板に直接
熱を加えずいずれか物質層を形成できる。前記プラズマ
方式により可能になるが、従来には通常５００℃以上の
温度でのみ膜形成が可能であったので、感光膜パターン
３０の形を安定的に保ちにくかった。例えば、多結晶シ
リコンを５７０℃以上の温度で膜形成が可能になる。
ン３０を形成し、２５０℃程度の温度まで前記感光膜パ
ターン３０の形を安定的に保たせるために、例えば、１
２０℃で３０分間前記感光膜パターンをハードべークし
たり紫外線べークする。次いで、ハードべークまたは紫
外線べークにより熱的に安定した前記感光膜パターン３
０が形成されている半導体基板１０の全面に低温プラズ
マ方式により第２物質層５０、例えば、ＰＥ−ｏｘｉｄ
ｅ、ＰＥ−ＴＥＯＳおよびＰＥ−ＳｉＮ膜を形成する。
プラズマ方式により形成される前記第２物質層５０は約
２００℃以下の温度で形成されるので前記感光膜パター
ン３０の形が安定的に保てる。これは半導体基板に直接
熱を加えずいずれか物質層を形成できる。前記プラズマ
方式により可能になるが、従来には通常５００℃以上の
温度でのみ膜形成が可能であったので、感光膜パターン
３０の形を安定的に保ちにくかった。例えば、多結晶シ
リコンを５７０℃以上の温度で膜形成が可能になる。
【００１６】図５を参照すれば、スぺーサ５０ａおよび
第１パターン４０を形成する段階を示したもので、異方
性食刻、例えば反応性イオン食刻ＲＩＥをもって前記第
２物質層５０を食刻することにより、感光膜パターン３
０の側壁に第２物質層５０からなったスぺーサ５０ａを
形成し、前記スぺーサ５０ａおよび感光膜パターン３０
を食刻マスクとして前記第１被パターン層２０を部分的
に除去することにより第１パターン４０を形成する。こ
の際、前記第２物質層５０と第１被パターン層２０は約
１０：１の食刻選択比を有するべきであるが、これは安
定的なパターン形成のために必須である。
第１パターン４０を形成する段階を示したもので、異方
性食刻、例えば反応性イオン食刻ＲＩＥをもって前記第
２物質層５０を食刻することにより、感光膜パターン３
０の側壁に第２物質層５０からなったスぺーサ５０ａを
形成し、前記スぺーサ５０ａおよび感光膜パターン３０
を食刻マスクとして前記第１被パターン層２０を部分的
に除去することにより第１パターン４０を形成する。こ
の際、前記第２物質層５０と第１被パターン層２０は約
１０：１の食刻選択比を有するべきであるが、これは安
定的なパターン形成のために必須である。
【００１７】図６を参照すれば、前記スぺーサ５０ａお
よび感光膜パターン３０を除去して第１パターン４０の
みを残す段階を示したもので、前記感光膜パターン３０
は除灰またはストリップ工程により除去されるが、前記
感光膜パターン３０は他の物質と食刻選択比が良好なの
で他の物質の損傷なしに容易に除去できる。そして、前
記スぺーサ５０ａは第１被パターン層２０に対して高い
食刻選択比を有する等方性食刻を通じて除去されるが、
前記スぺーサ５０ａが酸化膜で形成され前記第１被パタ
ーン層２０は不純物がドープされた多結晶シリコンで形
成された場合、湿式食刻溶液としてＳＢＯＥ（Ｓｔａｂ
ｉｌｉｚｅｄ Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｃｈ
ａｎｔ；ＮＨ４ＦとＨＦ溶液を任意の比率で混合した溶
液）を使用すれば、前記スぺーサ５０ａと第１被パター
ン層２０の食刻選択比は約１００：１となって個別素子
に影響を与えず前記スぺーサを除去することができる。
よび感光膜パターン３０を除去して第１パターン４０の
みを残す段階を示したもので、前記感光膜パターン３０
は除灰またはストリップ工程により除去されるが、前記
感光膜パターン３０は他の物質と食刻選択比が良好なの
で他の物質の損傷なしに容易に除去できる。そして、前
記スぺーサ５０ａは第１被パターン層２０に対して高い
食刻選択比を有する等方性食刻を通じて除去されるが、
前記スぺーサ５０ａが酸化膜で形成され前記第１被パタ
ーン層２０は不純物がドープされた多結晶シリコンで形
成された場合、湿式食刻溶液としてＳＢＯＥ（Ｓｔａｂ
ｉｌｉｚｅｄ Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｃｈ
ａｎｔ；ＮＨ４ＦとＨＦ溶液を任意の比率で混合した溶
液）を使用すれば、前記スぺーサ５０ａと第１被パター
ン層２０の食刻選択比は約１００：１となって個別素子
に影響を与えず前記スぺーサを除去することができる。
【００１８】本発明による半導体装置の素子分離方法の
一実施例によれば、第１パターン４０間の分離間隔を最
小デザインルール大きさにより一層小さく縮められる
（図６において”Ｌ”と表示）、従来の方法より工程が
簡単なので半導体装置の製造が容易である。下部構造物
に大きい段差が形成されていても（図１１参照）スぺー
サが形成される部分、即ち感光膜パターンの側壁の高さ
が通常前記段差よりはるかに大きいので段差により屈曲
の形成されている前記下部構造物に残留物が生成するこ
とを防止できる（一般に、前記段差は３０００Åである
ことに比べて感光膜パターンの高さは１００００Å〜１
４０００Åに達する）。
一実施例によれば、第１パターン４０間の分離間隔を最
小デザインルール大きさにより一層小さく縮められる
（図６において”Ｌ”と表示）、従来の方法より工程が
簡単なので半導体装置の製造が容易である。下部構造物
に大きい段差が形成されていても（図１１参照）スぺー
サが形成される部分、即ち感光膜パターンの側壁の高さ
が通常前記段差よりはるかに大きいので段差により屈曲
の形成されている前記下部構造物に残留物が生成するこ
とを防止できる（一般に、前記段差は３０００Åである
ことに比べて感光膜パターンの高さは１００００Å〜１
４０００Åに達する）。
【００１９】図７から図１０は本発明による半導体装置
の微細パターン形成方法の一例を示した断面図であっ
て、前記パターン分離方法で形成された第２パターンを
用いて最小デザインルール大きさ以下のパターンを形成
する方法を説明する。図７において、層間絶縁層１２に
よりその表面が任意の導電層、例えば個別素子から絶縁
された半導体基板１０上に第２被パターン層（図示せ
ず）を個別素子の厚さと同等な厚さで形成するが、前記
第２被パターン層は絶縁物からなることが好適であり、
第１被パターン層と乾式および湿式食刻において食刻選
択比が大きい物質を使用する。次いで、写真食刻工程お
よび食刻工程を経て第２パターン３８を形成する。
の微細パターン形成方法の一例を示した断面図であっ
て、前記パターン分離方法で形成された第２パターンを
用いて最小デザインルール大きさ以下のパターンを形成
する方法を説明する。図７において、層間絶縁層１２に
よりその表面が任意の導電層、例えば個別素子から絶縁
された半導体基板１０上に第２被パターン層（図示せ
ず）を個別素子の厚さと同等な厚さで形成するが、前記
第２被パターン層は絶縁物からなることが好適であり、
第１被パターン層と乾式および湿式食刻において食刻選
択比が大きい物質を使用する。次いで、写真食刻工程お
よび食刻工程を経て第２パターン３８を形成する。
【００２０】図８において、第２パターン３８が形成さ
れている半導体基板の全面にその表面が平坦になるよう
第１被パターン層２０’を形成する。図９において、第
２パターン３８の表面が露出されるまで前記第１被パタ
ーン層２０’をエッチバックして第２パターン３８の間
に第１パターン４０’を形成する。
れている半導体基板の全面にその表面が平坦になるよう
第１被パターン層２０’を形成する。図９において、第
２パターン３８の表面が露出されるまで前記第１被パタ
ーン層２０’をエッチバックして第２パターン３８の間
に第１パターン４０’を形成する。
【００２１】図１０において、前記第２パターン３８を
第１被パターン層エッチング液をもって除去することに
より半導体基板１０上に第１パターン４０’のみを残
す。前記微細パターン形成方法は前述したパターン分離
方法により形成された第２パターン３８を用いて第２パ
ターン３８の逆パターンで第１パターン４０’の形成を
可能にする。
第１被パターン層エッチング液をもって除去することに
より半導体基板１０上に第１パターン４０’のみを残
す。前記微細パターン形成方法は前述したパターン分離
方法により形成された第２パターン３８を用いて第２パ
ターン３８の逆パターンで第１パターン４０’の形成を
可能にする。
【００２２】図１１は本発明による半導体装置のパター
ン分離方法適用した段差のある下部構造物が形成されて
いる半導体基板の断面図であって、詳しい説明は図４か
ら図６の説明部分にあるので省くこととする。本発明は
前記実施例に限らず、本発明の技術的思考内において当
分野で通常の知識を持つものにとって種々の改変が実施
可能なことは明らかである。
ン分離方法適用した段差のある下部構造物が形成されて
いる半導体基板の断面図であって、詳しい説明は図４か
ら図６の説明部分にあるので省くこととする。本発明は
前記実施例に限らず、本発明の技術的思考内において当
分野で通常の知識を持つものにとって種々の改変が実施
可能なことは明らかである。
【００２３】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法によると、光解像度の限界によりその大きさ
が制限された最小デザインルール大きさ以下の大きさに
個別素子および個別素子間の分離間隔が縮められ、感光
膜パターンの側壁に直ちにスペーサを形成できて工程が
簡単であり、食刻時問題となる残留物問題を解決するの
で、半導体装置の高集積化を高い信頼性で達成すること
ができるという効果がある。
の製造方法によると、光解像度の限界によりその大きさ
が制限された最小デザインルール大きさ以下の大きさに
個別素子および個別素子間の分離間隔が縮められ、感光
膜パターンの側壁に直ちにスペーサを形成できて工程が
簡単であり、食刻時問題となる残留物問題を解決するの
で、半導体装置の高集積化を高い信頼性で達成すること
ができるという効果がある。
【図１】従来の半導体装置の素子分離方法を示した断面
図である。
図である。
【図２】従来の半導体装置の素子分離方法を示した断面
図である。
図である。
【図３】従来の半導体装置の素子分離方法を示した断面
図である。
図である。
【図４】本発明による半導体装置のパターン分離方法の
一実施例を示した断面図である。
一実施例を示した断面図である。
【図５】本発明による半導体装置のパターン分離方法の
一実施例を示した断面図である。
一実施例を示した断面図である。
【図６】本発明による半導体装置のパターン分離方法の
一実施例を示した断面図である。
一実施例を示した断面図である。
【図７】本発明による半導体装置の微細パターン形成方
法の一実施例を示した断面図である。
法の一実施例を示した断面図である。
【図８】本発明による半導体装置の微細パターン形成方
法の一実施例を示した断面図である。
法の一実施例を示した断面図である。
【図９】本発明による半導体装置の微細パターン形成方
法の一実施例を示した断面図である。
法の一実施例を示した断面図である。
【図１０】本発明による半導体装置の微細パターン形成
方法の一実施例を示した断面図である。
方法の一実施例を示した断面図である。
【図１１】本発明による半導体装置のパターン分離方法
を適用した半導体装置の断面図である。
を適用した半導体装置の断面図である。
１０ 半導体基板 ２０、２０’ 第１被パターン層 ３０ 感光膜パターン ３８ 第２パターン ４０ 第１パターン ５０ 第２物質層 ５０ａ スペーサ
Claims (10)
- 【請求項１】 パターン分離方法において、 半導体基板上に第１被パターン層を形成する工程と、 前記第１被パターン層上に感光膜を塗布する工程と、 前記感光膜をパターニングし硬化して熱的に安定した感
光膜パターンを形成する工程と、 前記感光膜パターンが形成されている半導体基板の全面
に低温プラズマ方式により第２物質層を形成する工程
と、 前記第２物質層を異方性食刻することにより前記感光膜
パターンの側壁に第２物質層からなったスペーサを形成
する工程と、 前記スペーサおよび感光膜パターンを食刻マスクとする
異方性食刻方法により前記第１被パターン層を食刻して
第１パターンを形成する工程と、 スペーサおよび感光膜パターンを除去して前記第１パタ
ーンのみ残す工程とからなることを特徴とする半導体装
置のパターン分離方法。 - 【請求項２】 前記感光膜パターンは１２０℃程度で３
０分間熱処理して硬化することを特徴とする請求項１記
載の半導体装置のパターン分離方法。 - 【請求項３】 前記感光膜パターンは紫外線ベーク法で
硬化することを特徴とする請求項１記載の半導体装置の
パターン分離方法。 - 【請求項４】 前記第２物質層はＰＥ−ｏｘｉｄｅ、Ｐ
Ｅ−ＴＥＯＳおよびＰＥ−ＳｉＮのうちいずれか１つの
物質から構成されることを特徴とする請求項１記載の半
導体装置のパターン分離方法。 - 【請求項５】 前記感光膜の厚さは１．０〜１．４μｍ
程度であることを特徴とする請求項１記載の半導体装置
のパターン分離方法。 - 【請求項６】 前記スペーサと第１被パターン層、前記
第１被パターン層と半導体基板の食刻選択比はそれぞれ
少なくとも１０：１であることを特徴とするる請求項１
記載の半導体装置のパターン分離方法。 - 【請求項７】 前記第２物質層は酸化膜であり、前記第
１被パターン層は多結晶シリコン層であることを特徴と
する請求項１記載の半導体装置のパターン分離方法。 - 【請求項８】 微細パターン形成方法において、 半導体基板上に第２被パターン層を形成する工程と、 前記第２被パターン層上に感光膜を塗布する工程と、 前記感光膜をパターニングし硬化して熱的に安定した感
光膜パターンを形成する工程と、 前記感光膜パターンが形成されている半導体基板の全面
に低温プラズマ方式により第２物質層を形成する工程
と、 前記第２物質層を異方性食刻することにより前記感光膜
パターンの側壁に第２物質層からなったスペーサを形成
する工程と、 前記スペーサおよび感光膜パターンを食刻マスクとして
前記第２被パターン層を異方性食刻して第２パターンを
形成する工程と、 スペーサおよび感光膜パターンを除去して前記第２パタ
ーンのみ残す工程と、 前記第２パターンの形成されている半導体基板の全面に
平坦な第１被パターン層を平坦形成する工程と、 前記第２パターンの表面が露出されるまで前記第１被パ
ターン層をエッチバックして前記第２パターンの間に前
記エッチバック工程により残された第１被パターン層か
ら構成された第１パターンを形成する工程とからなるこ
とを特徴とする半導体装置の微細パターン形成方法。 - 【請求項９】 前記スペーサと第２被パターン層、前記
第２被パターン層と半導体基板の食刻選択比はそれぞれ
少なくとも１０：１であることを特徴とするる請求項８
記載の半導体装置の微細パターン形成方法。 - 【請求項１０】 前記第２物質層は酸化膜であり、前記
第２被パターン層は絶縁層であり、前記第１被パターン
層は多結晶シリコン層であることを特徴とする請求項８
記載の半導体装置の微細パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700992A JPH06216084A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置のパターン分離方法および微細パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700992A JPH06216084A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置のパターン分離方法および微細パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216084A true JPH06216084A (ja) | 1994-08-05 |
Family
ID=18304621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33700992A Pending JPH06216084A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置のパターン分離方法および微細パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216084A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253245A (ja) * | 2005-03-09 | 2006-09-21 | Tokyo Electron Ltd | 微細パターン形成方法 |
| JP2009505421A (ja) * | 2005-08-18 | 2009-02-05 | ラム リサーチ コーポレーション | ラインエッジ粗さを低減させた特徴のエッチング |
| WO2009096371A1 (ja) * | 2008-01-28 | 2009-08-06 | Az Electronic Materials (Japan) K.K. | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| JP2010531051A (ja) * | 2007-06-04 | 2010-09-16 | マイクロン テクノロジー， インク． | 自己組織化材料を使用するピッチマルチプリケーション |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
| JP2012216846A (ja) * | 2007-12-20 | 2012-11-08 | Sk Hynix Inc | 半導体素子の形成方法 |
| US8685627B2 (en) | 2007-12-20 | 2014-04-01 | Hynix Semiconductor Inc. | Method for manufacturing a semiconductor device |
Citations (4)
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| JPS61230324A (ja) * | 1985-04-04 | 1986-10-14 | Sony Corp | エツチング方法 |
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| JPH0327521A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | Ｍｏｓ型トランジスタの製造方法 |
-
1992
- 1992-12-17 JP JP33700992A patent/JPH06216084A/ja active Pending
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| US9218984B2 (en) | 2007-12-20 | 2015-12-22 | SK Hynix Inc. | Method for manufacturing a semiconductor device |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
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| US8501394B2 (en) | 2008-01-28 | 2013-08-06 | Az Electronic Materials Usa Corp. | Superfine-patterned mask, method for production thereof, and method employing the same for forming superfine-pattern |
| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
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