JPH0327521A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH0327521A JPH0327521A JP16169189A JP16169189A JPH0327521A JP H0327521 A JPH0327521 A JP H0327521A JP 16169189 A JP16169189 A JP 16169189A JP 16169189 A JP16169189 A JP 16169189A JP H0327521 A JPH0327521 A JP H0327521A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳ型ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
〔従来の技術］
従来、ＭＯＳ型トランジスタの製造方法、特にそのゲー
ト電極の製造方法として、第３図（ａ）乃至（ｄ）に示
す方法が用いられている。
ト電極の製造方法として、第３図（ａ）乃至（ｄ）に示
す方法が用いられている。
即ち、第３図（ａ）のように、シリコン基板１１の表面
に熱酸化膜１２を形成し、この上にゲー１・電極材料で
ある多結晶シリコン膜１３を形成する。
に熱酸化膜１２を形成し、この上にゲー１・電極材料で
ある多結晶シリコン膜１３を形成する。
そして、この上にポジ型フォトレジスト１４を形成する
。
。
次いで、第３図（ｂ）のように、前記フォトレジス１・
ｌ４をゲー１・電極形状にパターン形成する。
ｌ４をゲー１・電極形状にパターン形成する。
そして、第３図（Ｃ）のように、フォトレジストｌ４を
マスクに多結晶シリコン膜１３をエッチング形成ずる。
マスクに多結晶シリコン膜１３をエッチング形成ずる。
その後、第３図（ｄ）のように、フォトレジスト１４を
除去することで、ゲート電極１３Ａが完威される。
除去することで、ゲート電極１３Ａが完威される。
上述した従来のゲート電極の製造方法では、Ｍ○Ｓトラ
ンジスタの特性に影響するゲーＩ・電極の長さ寸法はフ
ォトレジスト１４のマスク寸法によって決定される。こ
のため、ケーＩ・電極１３Ａの加工限界寸法はフォ１・
レシス１・１４や露光装置等のフォトリソグラフィ技術
の解像力によって決定されることになり、その微細化に
限界が生しるという問題がある。
ンジスタの特性に影響するゲーＩ・電極の長さ寸法はフ
ォトレジスト１４のマスク寸法によって決定される。こ
のため、ケーＩ・電極１３Ａの加工限界寸法はフォ１・
レシス１・１４や露光装置等のフォトリソグラフィ技術
の解像力によって決定されることになり、その微細化に
限界が生しるという問題がある。
本発明はフォトリソグラフィ技術の加工限界以上に微細
化されたゲート電極を構威することを可能にした製造方
法を提供することを目的とする。
化されたゲート電極を構威することを可能にした製造方
法を提供することを目的とする。
本発明のＭＯＳ型１・ランジスタの製造力法番５Ｌ、半
導体基板にゲート絶縁膜としての第１の膜を形成する工
程と、この上に導電性を有する第２の１１Δを形成する
工程と、この上に第２の膜とエッチング選択比のある第
３の膜を形成する工程と、この第３の膜のゲー１・電極
形成箇所を選択的にエッチング除去し開口部を形成する
工程と、全面に第２の膜とエッチング選択比のある第４
の膜を形成する工程と、この第４の膜を異方性エッチン
グして前記開口部の側面にのみ第４の膜を残す工程と、
前記開口部内の第４の膜内に導電性を有する第５の膜を
形成する工程と、前記第３の膜及び第４の膜をエッチン
グ除去し、かつ第５の膜をマスクにして第２の膜，第１
の膜をエッチング除去する工程とを含んでいる。
導体基板にゲート絶縁膜としての第１の膜を形成する工
程と、この上に導電性を有する第２の１１Δを形成する
工程と、この上に第２の膜とエッチング選択比のある第
３の膜を形成する工程と、この第３の膜のゲー１・電極
形成箇所を選択的にエッチング除去し開口部を形成する
工程と、全面に第２の膜とエッチング選択比のある第４
の膜を形成する工程と、この第４の膜を異方性エッチン
グして前記開口部の側面にのみ第４の膜を残す工程と、
前記開口部内の第４の膜内に導電性を有する第５の膜を
形成する工程と、前記第３の膜及び第４の膜をエッチン
グ除去し、かつ第５の膜をマスクにして第２の膜，第１
の膜をエッチング除去する工程とを含んでいる。
なお、第５の１模の形成に際しては、第３の膜に形成し
た開口部を含む全面に導電性を有する第５の膜を形成す
る工程と、第３及び第４の膜が露呈されるまで第５の膜
をエッチングする工程を用いる。
た開口部を含む全面に導電性を有する第５の膜を形成す
る工程と、第３及び第４の膜が露呈されるまで第５の膜
をエッチングする工程を用いる。
あるいは、第３の膜に形成した開口部側面に残された第
４の膜内に、選択威長法によって導電性を有する第５の
膜を形成する工程を用いてもよい。
４の膜内に、選択威長法によって導電性を有する第５の
膜を形成する工程を用いてもよい。
この製造方法では、フォトリソグラフィ技術で形成した
第３の膜の開口部の側面に第４の膜を残して該開口部の
幅をフォトリソグラフィ技術の加工限界以下に低減し、
この開口部内に第５の膜を選択的に形成してこれをゲー
ト電極として構或することで、微細なゲート電極の形成
を実現する。
第３の膜の開口部の側面に第４の膜を残して該開口部の
幅をフォトリソグラフィ技術の加工限界以下に低減し、
この開口部内に第５の膜を選択的に形成してこれをゲー
ト電極として構或することで、微細なゲート電極の形成
を実現する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（＋）は本発明の第１実施例を製造工
程順に示す縦断面図である。
程順に示す縦断面図である。
先ず、第１図（ａ）のように、シリコン基板１の表面に
ゲート絶縁膜として厚さ１５０人程度の熱酸化膜（第１
の膜）２を形成する。また、この上に導電膜として気相
戒長法により厚さ５００人程度の第１の多結晶シリコン
膜（第２の膜）３を形成する。更に、この上に多結晶シ
リコン膜とはエッチング速度の選択比が大きい膜として
、０．３μｍ程度の気相或長酸化膜（第３の膜）４を形
成する。
ゲート絶縁膜として厚さ１５０人程度の熱酸化膜（第１
の膜）２を形成する。また、この上に導電膜として気相
戒長法により厚さ５００人程度の第１の多結晶シリコン
膜（第２の膜）３を形成する。更に、この上に多結晶シ
リコン膜とはエッチング速度の選択比が大きい膜として
、０．３μｍ程度の気相或長酸化膜（第３の膜）４を形
成する。
次いで、第１図（ｂ）のように、フォｌ・レジスト５を
塗布し、かつ所要パターンの露光．現像を行ってゲート
電極を形成する箇所に幅ｌμｍの開口部５ａを形成する
。そして、このフォトレジスト５をマスクにして前記気
相戒長酸化膜４を反応性イオンエッチング法によりエッ
チングし、開口部４ａを形成する。
塗布し、かつ所要パターンの露光．現像を行ってゲート
電極を形成する箇所に幅ｌμｍの開口部５ａを形成する
。そして、このフォトレジスト５をマスクにして前記気
相戒長酸化膜４を反応性イオンエッチング法によりエッ
チングし、開口部４ａを形成する。
次に、第１図（Ｃ）のように、フォ１・レジス１・５を
除去した後、気相威長法を用いて、多結晶シリコン膜と
エッチング速度の選択比が大きい膜として厚さ０．２μ
ｍのシリコン窒化膜（第４の膜）６を全面に形成する。
除去した後、気相威長法を用いて、多結晶シリコン膜と
エッチング速度の選択比が大きい膜として厚さ０．２μ
ｍのシリコン窒化膜（第４の膜）６を全面に形成する。
そして、第１図（ｄ）のように、前記気相成長酸化１！
４の表面が露呈されるまで、反応性イオンエッチング技
術を用いて前記シリコン窒化膜６をエッチングする。前
記シリコン窒化膜６は段差被覆性が優れているため、こ
のエッチングにより開口部４ａの側面にのみシリコン窒
化１１Ｉ６が残される。この結果、開口部４ａの幅は１
μｍからシリコン窒化膜６の厚さの２倍だけ低減された
幅寸法の０．６μｍとされる。
４の表面が露呈されるまで、反応性イオンエッチング技
術を用いて前記シリコン窒化膜６をエッチングする。前
記シリコン窒化膜６は段差被覆性が優れているため、こ
のエッチングにより開口部４ａの側面にのみシリコン窒
化１１Ｉ６が残される。この結果、開口部４ａの幅は１
μｍからシリコン窒化膜６の厚さの２倍だけ低減された
幅寸法の０．６μｍとされる。
次いで、第１図（ｅ）のように、気相戒長法を用いて厚
さ０．５μｍ程度の第２の多結晶シリコン膜（第５の膜
）７を形成する。これにより、前記開口４ａは第２の多
結晶シリコン膜７によって埋設され、かつ全面が第２の
多結晶シリコン膜７によって覆われる。
さ０．５μｍ程度の第２の多結晶シリコン膜（第５の膜
）７を形成する。これにより、前記開口４ａは第２の多
結晶シリコン膜７によって埋設され、かつ全面が第２の
多結晶シリコン膜７によって覆われる。
次いで、第１図（ｆ）のように、前記気相或長酸化膜４
の表面が露呈されるまで、反応性イオンエッチング法に
より第２の多結晶シリコン膜７をエッチングする。この
結果、第２の多結晶シリコンＩＩ’！７は開口部４ａ内
にのみ埋設された状態で残される。
の表面が露呈されるまで、反応性イオンエッチング法に
より第２の多結晶シリコン膜７をエッチングする。この
結果、第２の多結晶シリコンＩＩ’！７は開口部４ａ内
にのみ埋設された状態で残される。
次いで、第１図（ｇ）のように、希釈したＨ Ｆ液を用
いて気相威長酸化膜４を完全に除去し、更に第１図（ｌ
１）のように適温に過熱したリン酸を用いてシリコン窒
化膜６を完全に除去する。なお、第１の多結晶シリコン
膜３は、これらのエッチングに際してのマスクとなる。
いて気相威長酸化膜４を完全に除去し、更に第１図（ｌ
１）のように適温に過熱したリン酸を用いてシリコン窒
化膜６を完全に除去する。なお、第１の多結晶シリコン
膜３は、これらのエッチングに際してのマスクとなる。
しかる後、反応性イオンエッチングにより第ｌの多結晶
シリコン膜３をエッチング除去することにより、第１図
（＋）のように、ゲー１一長が０．６μｍのゲート電極
７Ａが完成される。なお、このときゲート電極７Ａの厚
さは若干第２多結晶シリコン膜７よりも若干低減される
。
シリコン膜３をエッチング除去することにより、第１図
（＋）のように、ゲー１一長が０．６μｍのゲート電極
７Ａが完成される。なお、このときゲート電極７Ａの厚
さは若干第２多結晶シリコン膜７よりも若干低減される
。
したがって、このゲー１・電極７Ａは、フォＩ・リソグ
ラフィ技術の解像力の限界寸法よりもシリコン窒化膜６
の厚さの２倍だけ小さいゲー１・長に形成でき、その微
細化を進めることが可能となる。
ラフィ技術の解像力の限界寸法よりもシリコン窒化膜６
の厚さの２倍だけ小さいゲー１・長に形成でき、その微
細化を進めることが可能となる。
第２図（ａ）乃至（Ｃ）は本発明の第２実施例を工程順
に示す図である。
に示す図である。
第２図（ａ）は第１実施例における第１図（ｄ）の工程
までを行った状態を示している。
までを行った状態を示している。
次いで、第２図（ｂ）のように、選択タングステン或長
技術を用いて、開口部４ａ内にタングステン（第５のＩ
ＩＩ）８を選択的に威長ずる。
技術を用いて、開口部４ａ内にタングステン（第５のＩ
ＩＩ）８を選択的に威長ずる。
しかる後、第１図（ｇ）及び（ｈ）の工程を行うことに
より、第２図（Ｃ）のようにゲート電極８Ａが形成され
る。
より、第２図（Ｃ）のようにゲート電極８Ａが形成され
る。
この実施例においても、第１実施例と同様の微細寸法の
ゲート電極が形成される。
ゲート電極が形成される。
この製造方法では、ゲート電極を構戊するタングステン
の電気抵抗が多結晶シリコンよりも低いため、高速動作
のＭＯＳ型トランジスタに適用する場合に有利となる。
の電気抵抗が多結晶シリコンよりも低いため、高速動作
のＭＯＳ型トランジスタに適用する場合に有利となる。
以上説明したように本発明は、フォトリソグラフィ技術
で形成した第３の膜の開口部の側面に第４の膜を残して
該開口部の幅をフォトリソグラフィ技術の加工限界以下
に低減し、この開口部内に第５の膜を選択的に形成して
これをゲーｌ・電極として構成しているので、フォトリ
ソグラフィ技術の加工限界よりも微細なゲー１・長のゲ
ート電極を製造することができる効果がある。
で形成した第３の膜の開口部の側面に第４の膜を残して
該開口部の幅をフォトリソグラフィ技術の加工限界以下
に低減し、この開口部内に第５の膜を選択的に形成して
これをゲーｌ・電極として構成しているので、フォトリ
ソグラフィ技術の加工限界よりも微細なゲー１・長のゲ
ート電極を製造することができる効果がある。
第１図（ａ）乃至（＋）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図（ａ）乃至（ｃ）は本発明
の第２実施例の主要工程を示す縦断面図、第３図（ａ）
乃至（ｄ）は従来のゲー１・電極の製造方法を工程順に
示す縦断面図である。 １・・・シリコン基板、２・・・熱酸化膜（第１の膜）
、３・・・第１の多結晶シリコン膜（第２の膜）、４・
・気相或長酸化膜（第３の膜）、５・・・フォトレジス
ト、６・・・シリコン窒化膜（第４の膜）、７・・・第
２の多結晶シリコン膜（第５の膜）、７Ａ・・・ゲー１
一電極、１ｌ・・・シリコン基板、１２・・・熱酸化膜
、１３・・・多結晶シリコン膜、１３Ａ・・・ゲー１・
電極、９ １０ 第 １ 図 第２ 図 ６ 第３ 図
程順に示す縦断面図、第２図（ａ）乃至（ｃ）は本発明
の第２実施例の主要工程を示す縦断面図、第３図（ａ）
乃至（ｄ）は従来のゲー１・電極の製造方法を工程順に
示す縦断面図である。 １・・・シリコン基板、２・・・熱酸化膜（第１の膜）
、３・・・第１の多結晶シリコン膜（第２の膜）、４・
・気相或長酸化膜（第３の膜）、５・・・フォトレジス
ト、６・・・シリコン窒化膜（第４の膜）、７・・・第
２の多結晶シリコン膜（第５の膜）、７Ａ・・・ゲー１
一電極、１ｌ・・・シリコン基板、１２・・・熱酸化膜
、１３・・・多結晶シリコン膜、１３Ａ・・・ゲー１・
電極、９ １０ 第 １ 図 第２ 図 ６ 第３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板にゲート絶縁膜としての第１の膜を形成
する工程と、この上に導電性を有する第２の膜を形成す
る工程と、この上に第２の膜とエッチング選択比のある
第３の膜を形成する工程と、この第３の膜のゲート電極
形成箇所を選択的にエッチング除去し開口部を形成する
工程と、全面に第２の膜とエッチング選択比のある第４
の膜を形成する工程と、この第４の膜を異方性エッチン
グして前記開口部の側面にのみ第４の膜を残す工程と、
前記開口部を含む全面に導電性を有する第５の膜を形成
する工程と、前記第３及び第４の膜が露呈されるまで第
５の膜をエッチングする工程と、前記第３の膜及び第４
の膜をエッチング除去し、かつ第５の膜をマスクにして
第２の膜、第１の膜をエッチング除去する工程とを含む
ことを特徴とするＭＯＳ型トランジスタの製造方法。 ２、半導体基板にゲート絶縁膜としての第１の膜を形成
する工程と、この上に導電性を有する第２の膜を形成す
る工程と、この上に第２の膜とエッチング選択比のある
第３の膜を形成する工程と、この第３の膜のゲート電極
形成箇所を選択的にエッチング除去し開口部を形成する
工程と、全面に第２の膜とエッチング選択比のある第４
の膜を形成する工程と、この第４の膜を異方性エッチン
グして前記開口部の側面にのみ第４の膜を残す工程と、
前記開口部内に選択成長法によって導電性を有する第５
の膜を形成する工程と、前記第３の膜及び第４の膜をエ
ッチング除去し、かつ第５の膜をマスクにして第２の膜
、第１の膜をエッチング除去する工程とを含むことを特
徴とするＭＯＳ型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161691A JP2841484B2 (ja) | 1989-06-23 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
| US07/512,291 US5073512A (en) | 1989-04-21 | 1990-04-20 | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161691A JP2841484B2 (ja) | 1989-06-23 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327521A true JPH0327521A (ja) | 1991-02-05 |
| JP2841484B2 JP2841484B2 (ja) | 1998-12-24 |
Family
ID=15740030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161691A Expired - Fee Related JP2841484B2 (ja) | 1989-04-21 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841484B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| KR100392403B1 (ko) * | 2000-12-13 | 2003-07-22 | 삼성전자주식회사 | 공기조화기의 실내기 |
| KR100453910B1 (ko) * | 2003-01-30 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
-
1989
- 1989-06-23 JP JP1161691A patent/JP2841484B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| KR100392403B1 (ko) * | 2000-12-13 | 2003-07-22 | 삼성전자주식회사 | 공기조화기의 실내기 |
| KR100453910B1 (ko) * | 2003-01-30 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2841484B2 (ja) | 1998-12-24 |
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