JPH1032264A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH1032264A JPH1032264A JP8185197A JP18519796A JPH1032264A JP H1032264 A JPH1032264 A JP H1032264A JP 8185197 A JP8185197 A JP 8185197A JP 18519796 A JP18519796 A JP 18519796A JP H1032264 A JPH1032264 A JP H1032264A
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Abstract
(57)【要約】
【解決手段】半導体基板上に形成された高抵抗負荷型の
スタティックＲＡＭに関する。シリコン基板１の上に絶
縁膜２をＣＶＤ法または熱酸化法によりにより形成す
る。その上に多結晶シリコン層３をＣＶＤ法で形成す
る。この多結晶シリコン層３をフォトリソグラフィ法、
イオン注入法を用いて、高抵抗部４と配線部５にする。
このとき配線部５と高抵抗部４が接している部分である
配線部６を、フォトレジストパターンをマスクにしてド
ライエッチング法でエッチングし、高抵抗部４よりも薄
くする。 【効果】高抵抗負荷型のスタティックＲＡＭにおいて、
高抵抗部に接する配線部分を高抵抗部より薄くすること
により、高抵抗部の長さを伸ばすことなく高抵抗負荷型
のスタティックＲＡＭの消費電流を少なくさせる効果が
ある。
スタティックＲＡＭに関する。シリコン基板１の上に絶
縁膜２をＣＶＤ法または熱酸化法によりにより形成す
る。その上に多結晶シリコン層３をＣＶＤ法で形成す
る。この多結晶シリコン層３をフォトリソグラフィ法、
イオン注入法を用いて、高抵抗部４と配線部５にする。
このとき配線部５と高抵抗部４が接している部分である
配線部６を、フォトレジストパターンをマスクにしてド
ライエッチング法でエッチングし、高抵抗部４よりも薄
くする。 【効果】高抵抗負荷型のスタティックＲＡＭにおいて、
高抵抗部に接する配線部分を高抵抗部より薄くすること
により、高抵抗部の長さを伸ばすことなく高抵抗負荷型
のスタティックＲＡＭの消費電流を少なくさせる効果が
ある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
抵抗負荷型のスタティックＲＡＭにおける高抵抗部の構
造及びその製造方法に関する。
抵抗負荷型のスタティックＲＡＭにおける高抵抗部の構
造及びその製造方法に関する。
【０００２】
【従来の技術】図６は従来の高抵抗負荷型スタティック
ＲＡＭにおける配線部と同一配線層で形成された高抵抗
部の鳥瞰図である。
ＲＡＭにおける配線部と同一配線層で形成された高抵抗
部の鳥瞰図である。
【０００３】図において１はシリコン基板、２は絶縁
膜、３は多結晶シリコン層、４は高抵抗部、５は配線部
である。
膜、３は多結晶シリコン層、４は高抵抗部、５は配線部
である。
【０００４】
【発明が解決しようとする課題】従来の高抵抗型のスタ
ティックＲＡＭにおける該配線部と同一配線層で形成さ
れた該高抵抗部は、該配線部から該高抵抗部への不純物
の拡散により該高抵抗部の抵抗値が減少し、該高抵抗部
の長さを自由に設定できなかった。
ティックＲＡＭにおける該配線部と同一配線層で形成さ
れた該高抵抗部は、該配線部から該高抵抗部への不純物
の拡散により該高抵抗部の抵抗値が減少し、該高抵抗部
の長さを自由に設定できなかった。
【０００５】本発明の課題は、高抵抗負荷型のスタティ
ックＲＡＭにおける該高抵抗部へ該配線部からの不純物
の拡散を妨げ、該高抵抗部の長さを自由に設定すること
を実現することにある。
ックＲＡＭにおける該高抵抗部へ該配線部からの不純物
の拡散を妨げ、該高抵抗部の長さを自由に設定すること
を実現することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置及び半導体装置の製造方法は、半
導体基板上に形成された高抵抗負荷型のスタティックＲ
ＡＭにおいて、高抵抗部と同一配線層で形成された配線
部において該高抵抗部と接する部分が該配線部と該高抵
抗部が接する部分以外よりも薄くなっていることを特徴
とする半導体装置により達成される。
に本発明の半導体装置及び半導体装置の製造方法は、半
導体基板上に形成された高抵抗負荷型のスタティックＲ
ＡＭにおいて、高抵抗部と同一配線層で形成された配線
部において該高抵抗部と接する部分が該配線部と該高抵
抗部が接する部分以外よりも薄くなっていることを特徴
とする半導体装置により達成される。
【０００７】そして、この半導体装置の製造方法とし
て、高抵抗負荷型のスタティックＲＡＭにおいて該高抵
抗部と同一配線層で形成された該配線部が該高抵抗部と
接する部分を薄くする方法として、該配線予定部と該高
抵抗予定部とを同一配線層で形成する工程、フォトリソ
グラフィ法を用いて該高抵抗予定部にフォトレジストパ
ターンを形成する工程、イオン注入法を用いて該フォト
レジストパターン以外の領域に該配線部を形成しフォト
レジストパターン領域に該高抵抗部を形成する工程、フ
ォトリソグラフィ法を用いて該配線部の該高抵抗部と接
する部分以外にフォトレジストパターンを形成する工
程、該フォトレジストパターンをマスクにしてドライエ
ッチング法を用い、該配線部の該高抵抗部と接する部分
をエッチングし該配線部を薄くする工程、フォトリソグ
ラフィ法及びドライエッチング法を用いて該配線部と該
高抵抗部を同時にパターニングする工程を経ることを特
徴とする半導体装置の製造方法により達成される。
て、高抵抗負荷型のスタティックＲＡＭにおいて該高抵
抗部と同一配線層で形成された該配線部が該高抵抗部と
接する部分を薄くする方法として、該配線予定部と該高
抵抗予定部とを同一配線層で形成する工程、フォトリソ
グラフィ法を用いて該高抵抗予定部にフォトレジストパ
ターンを形成する工程、イオン注入法を用いて該フォト
レジストパターン以外の領域に該配線部を形成しフォト
レジストパターン領域に該高抵抗部を形成する工程、フ
ォトリソグラフィ法を用いて該配線部の該高抵抗部と接
する部分以外にフォトレジストパターンを形成する工
程、該フォトレジストパターンをマスクにしてドライエ
ッチング法を用い、該配線部の該高抵抗部と接する部分
をエッチングし該配線部を薄くする工程、フォトリソグ
ラフィ法及びドライエッチング法を用いて該配線部と該
高抵抗部を同時にパターニングする工程を経ることを特
徴とする半導体装置の製造方法により達成される。
【０００８】また、高抵抗負荷型スタティックＲＡＭに
おいて該高抵抗部と同一配線層で形成された該配線部
が、該高抵抗部と接する部分を薄くする方法として、該
配線予定部と該高抵抗予定部とを同一配線層で形成する
工程、フォトリソグラフィ法を用いて該配線予定部の該
高抵抗予定部と接する部分以外にフォトレジストパター
ンを形成する工程、該フォトレジストパターンをマスク
にしてドライエッチング法を用い、該配線予定部の該高
抵抗予定部と接する部分をエッチングし該配線予定部を
薄くする工程、フォトリソグラフィ法を用いて該高抵抗
予定部にフォトレジストパターンを形成する工程、イオ
ン注入法を用いて該フォトレジストパターン以外の領域
に該配線部を形成しフォトレジストパターン領域に該高
抵抗部を形成する工程、フォトリソグラフィ法及びドラ
イエッチング法を用いて該配線部と該高抵抗部を同時に
パターニングする工程を経ることを特徴とする半導体装
置の製造方法でも達成される。
おいて該高抵抗部と同一配線層で形成された該配線部
が、該高抵抗部と接する部分を薄くする方法として、該
配線予定部と該高抵抗予定部とを同一配線層で形成する
工程、フォトリソグラフィ法を用いて該配線予定部の該
高抵抗予定部と接する部分以外にフォトレジストパター
ンを形成する工程、該フォトレジストパターンをマスク
にしてドライエッチング法を用い、該配線予定部の該高
抵抗予定部と接する部分をエッチングし該配線予定部を
薄くする工程、フォトリソグラフィ法を用いて該高抵抗
予定部にフォトレジストパターンを形成する工程、イオ
ン注入法を用いて該フォトレジストパターン以外の領域
に該配線部を形成しフォトレジストパターン領域に該高
抵抗部を形成する工程、フォトリソグラフィ法及びドラ
イエッチング法を用いて該配線部と該高抵抗部を同時に
パターニングする工程を経ることを特徴とする半導体装
置の製造方法でも達成される。
【０００９】また、高抵抗負荷型スタティックＲＡＭに
おいて、該高抵抗部と同一配線層で形成された該配線部
の該高抵抗部と接する部分において該高抵抗部より薄く
する方法として、該配線予定部と該高抵抗予定部とを同
一配線層で形成する工程、フォトリソグラフィ法を用い
て該高抵抗予定部にフォトレジストパターンを形成する
工程、イオン注入法を用いて該フォトレジストパターン
以外の領域に該配線部を形成しフォトレジストパターン
領域に該高抵抗部を形成する工程、全面にシリコン窒化
膜を形成する工程、フォトリソグラフィ法を用いて該配
線部が該高抵抗部と接する部分以外にフォトレジストパ
ターンを形成する工程、該フォトレジストパターンをマ
スクにしてドライエッチング法を用い、該配線部が該高
抵抗部と接する部分直上のシリコン窒化膜をエッチング
する工程、該シリコン窒化膜をマスクにして、該配線部
が該高抵抗部と接する部分を熱酸化し、該配線部を薄く
する工程、該シリコン窒化膜を除去する工程、フォトリ
ソグラフィ法及びドライエッチング法を用いて該配線部
と該高抵抗部を同時にパターニングする工程を経ること
を特徴とする半導体装置の製造方法でも達成される。
おいて、該高抵抗部と同一配線層で形成された該配線部
の該高抵抗部と接する部分において該高抵抗部より薄く
する方法として、該配線予定部と該高抵抗予定部とを同
一配線層で形成する工程、フォトリソグラフィ法を用い
て該高抵抗予定部にフォトレジストパターンを形成する
工程、イオン注入法を用いて該フォトレジストパターン
以外の領域に該配線部を形成しフォトレジストパターン
領域に該高抵抗部を形成する工程、全面にシリコン窒化
膜を形成する工程、フォトリソグラフィ法を用いて該配
線部が該高抵抗部と接する部分以外にフォトレジストパ
ターンを形成する工程、該フォトレジストパターンをマ
スクにしてドライエッチング法を用い、該配線部が該高
抵抗部と接する部分直上のシリコン窒化膜をエッチング
する工程、該シリコン窒化膜をマスクにして、該配線部
が該高抵抗部と接する部分を熱酸化し、該配線部を薄く
する工程、該シリコン窒化膜を除去する工程、フォトリ
ソグラフィ法及びドライエッチング法を用いて該配線部
と該高抵抗部を同時にパターニングする工程を経ること
を特徴とする半導体装置の製造方法でも達成される。
【００１０】また、高抵抗負荷型スタティックＲＡＭに
おいて、該高抵抗部と同一配線層で形成された該配線部
の該高抵抗部と接する部分において該高抵抗部より薄く
する方法として、該配線予定部と該高抵抗予定部とを同
一配線層で形成する工程、全面にシリコン窒化膜を形成
する工程、フォトリソグラフィ法を用いて該配線予定部
が該高抵抗予定部と接する部分以外にフォトレジストパ
ターンを形成する工程、該フォトレジストパターンをマ
スクにしてドライエッチング法を用い、該配線予定部が
該高抵抗予定部と接する部分直上のシリコン窒化膜をエ
ッチングする工程、該シリコン窒化膜をマスクにして、
該配線予定部が該高抵抗予定部と接する部分を熱酸化
し、該配線予定部を薄くする工程、該シリコン窒化膜を
除去する工程、フォトリソグラフィ法を用いて該高抵抗
予定部にフォトレジストパターンを形成する工程、イオ
ン注入法を用いて該フォトレジストパターン以外の領域
に該配線部を形成しフォトレジストパターン領域に該高
抵抗部を形成する工程、フォトリソグラフィ法及びドラ
イエッチング法を用いて該配線部と該高抵抗部を同時に
パターニングする工程を経ることを特徴とする半導体装
置の製造方法でも達成される。
おいて、該高抵抗部と同一配線層で形成された該配線部
の該高抵抗部と接する部分において該高抵抗部より薄く
する方法として、該配線予定部と該高抵抗予定部とを同
一配線層で形成する工程、全面にシリコン窒化膜を形成
する工程、フォトリソグラフィ法を用いて該配線予定部
が該高抵抗予定部と接する部分以外にフォトレジストパ
ターンを形成する工程、該フォトレジストパターンをマ
スクにしてドライエッチング法を用い、該配線予定部が
該高抵抗予定部と接する部分直上のシリコン窒化膜をエ
ッチングする工程、該シリコン窒化膜をマスクにして、
該配線予定部が該高抵抗予定部と接する部分を熱酸化
し、該配線予定部を薄くする工程、該シリコン窒化膜を
除去する工程、フォトリソグラフィ法を用いて該高抵抗
予定部にフォトレジストパターンを形成する工程、イオ
ン注入法を用いて該フォトレジストパターン以外の領域
に該配線部を形成しフォトレジストパターン領域に該高
抵抗部を形成する工程、フォトリソグラフィ法及びドラ
イエッチング法を用いて該配線部と該高抵抗部を同時に
パターニングする工程を経ることを特徴とする半導体装
置の製造方法でも達成される。
【００１１】
【発明の実施の形態】本発明の一実施例を図１に示す。
【００１２】図１は高抵抗負荷型のスタティックＲＡＭ
における高抵抗部と同一配線層で形成された配線部の鳥
瞰図である。
における高抵抗部と同一配線層で形成された配線部の鳥
瞰図である。
【００１３】シリコン基板１の上に絶縁膜２が形成さ
れ、その上に多結晶シリコン層３で形成された高抵抗部
４と配線部５がある。この配線部５と高抵抗部４が接し
ている部分で、高抵抗部４よりも薄くなった配線部６を
有する構造をしている。この構造に関する一実施例を図
２、図３、図４、図５により説明する。
れ、その上に多結晶シリコン層３で形成された高抵抗部
４と配線部５がある。この配線部５と高抵抗部４が接し
ている部分で、高抵抗部４よりも薄くなった配線部６を
有する構造をしている。この構造に関する一実施例を図
２、図３、図４、図５により説明する。
【００１４】（実施例１）図２においてシリコン基板１
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部７
にフォトレジストパターン８を形成する（ｂ）。イオン
注入法を用いてフォトレジストパターン８以外の領域に
不純物９を注入して配線部１０を形成し、フォトレジス
トパターン８の領域に高抵抗部７を形成する（ｃ）。フ
ォトレジストパターン８を除去後、更にフォトリソグラ
フィー法を用いて配線部１０と高抵抗部７の接する部分
以外にフォトレジストパターン１１を形成する（ｄ）。
フォトレジストパターン１１をマスクにしてドライエッ
チング法で配線部１０の高抵抗部７と接する部分をエッ
チングし、配線部と高抵抗部が接している部分を薄くす
る（ｅ）。フォトレジストパターン１１を除去後、フォ
トリソグラフィー法及びドライエッチング法を用いて高
抵抗部７と配線部１０とを同時に配線層としてパターニ
ングする（ｆ）ことにより実現される。
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部７
にフォトレジストパターン８を形成する（ｂ）。イオン
注入法を用いてフォトレジストパターン８以外の領域に
不純物９を注入して配線部１０を形成し、フォトレジス
トパターン８の領域に高抵抗部７を形成する（ｃ）。フ
ォトレジストパターン８を除去後、更にフォトリソグラ
フィー法を用いて配線部１０と高抵抗部７の接する部分
以外にフォトレジストパターン１１を形成する（ｄ）。
フォトレジストパターン１１をマスクにしてドライエッ
チング法で配線部１０の高抵抗部７と接する部分をエッ
チングし、配線部と高抵抗部が接している部分を薄くす
る（ｅ）。フォトレジストパターン１１を除去後、フォ
トリソグラフィー法及びドライエッチング法を用いて高
抵抗部７と配線部１０とを同時に配線層としてパターニ
ングする（ｆ）ことにより実現される。
【００１５】（実施例２）図３においてシリコン基板１
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィー法を用いて配線予定部１
０と高抵抗予定部７の接する部分以外にフォトレジスト
パターン１１を形成する（ｂ）。フォトレジストパター
ン１１をマスクにしてドライエッチング法で配線予定部
１０の高抵抗予定部７と接する部分をエッチングし、配
線予定部と高抵抗予定部が接している部分を薄くする
（ｃ）。更にフォトレジストパターン１１を除去後、フ
ォトリソグラフィ法を用いて高抵抗予定部７にフォトレ
ジストパターン８を形成する（ｄ）。イオン注入法を用
いてフォトレジストパターン８以外の領域に不純物９を
注入して配線部１０を形成し、フォトレジストパターン
８の領域に高抵抗部７を形成する（ｅ）。フォトレジス
トパターン８を除去後、フォトリソグラフィー法及びド
ライエッチング法を用いて高抵抗部７と配線部１０とを
同時に配線層としてパターニングする（ｆ）ことにより
実現される。
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィー法を用いて配線予定部１
０と高抵抗予定部７の接する部分以外にフォトレジスト
パターン１１を形成する（ｂ）。フォトレジストパター
ン１１をマスクにしてドライエッチング法で配線予定部
１０の高抵抗予定部７と接する部分をエッチングし、配
線予定部と高抵抗予定部が接している部分を薄くする
（ｃ）。更にフォトレジストパターン１１を除去後、フ
ォトリソグラフィ法を用いて高抵抗予定部７にフォトレ
ジストパターン８を形成する（ｄ）。イオン注入法を用
いてフォトレジストパターン８以外の領域に不純物９を
注入して配線部１０を形成し、フォトレジストパターン
８の領域に高抵抗部７を形成する（ｅ）。フォトレジス
トパターン８を除去後、フォトリソグラフィー法及びド
ライエッチング法を用いて高抵抗部７と配線部１０とを
同時に配線層としてパターニングする（ｆ）ことにより
実現される。
【００１６】（実施例３）図４においてシリコン基板１
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部７
にフォトレジストパターン８を形成する（ｂ）。イオン
注入法を用いてフォトレジストパターン８以外の領域に
不純物９を注入して配線部１０を形成し、フォトレジス
トパターン８の領域に高抵抗部７を形成する（ｃ）。フ
ォトレジストパターン８を除去後、全面にシリコン窒化
膜１２をＣＶＤ法で形成する（ｄ）。フォトリソグラフ
ィー法を用いて配線部１０と高抵抗部７の接する部分以
外にフォトレジストパターン１１を形成する（ｅ）。フ
ォトレジストパターン１１をマスクにしてドライエッチ
ング法で配線部１０の高抵抗部７と接する部分の直上の
シリコン窒化膜１２をエッチングする（ｆ）。フォトレ
ジストパターン１１を除去後、シリコン窒化膜パターン
１３をマスクにして、高抵抗部７と接する配線部を熱酸
化してシリコン酸化膜１４を形成し、高抵抗部と接する
配線部を薄くする（ｇ）。シリコン窒化膜パターン１３
とシリコン酸化膜１４を除去後、フォトリソグラフィー
法及びドライエッチング法を用いて高抵抗部７と配線部
１０とを同時に配線層としてパターニングする（ｈ）こ
とにより実現される。
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部７
にフォトレジストパターン８を形成する（ｂ）。イオン
注入法を用いてフォトレジストパターン８以外の領域に
不純物９を注入して配線部１０を形成し、フォトレジス
トパターン８の領域に高抵抗部７を形成する（ｃ）。フ
ォトレジストパターン８を除去後、全面にシリコン窒化
膜１２をＣＶＤ法で形成する（ｄ）。フォトリソグラフ
ィー法を用いて配線部１０と高抵抗部７の接する部分以
外にフォトレジストパターン１１を形成する（ｅ）。フ
ォトレジストパターン１１をマスクにしてドライエッチ
ング法で配線部１０の高抵抗部７と接する部分の直上の
シリコン窒化膜１２をエッチングする（ｆ）。フォトレ
ジストパターン１１を除去後、シリコン窒化膜パターン
１３をマスクにして、高抵抗部７と接する配線部を熱酸
化してシリコン酸化膜１４を形成し、高抵抗部と接する
配線部を薄くする（ｇ）。シリコン窒化膜パターン１３
とシリコン酸化膜１４を除去後、フォトリソグラフィー
法及びドライエッチング法を用いて高抵抗部７と配線部
１０とを同時に配線層としてパターニングする（ｈ）こ
とにより実現される。
【００１７】（実施例４）図５においてシリコン基板１
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。全面にシリコン窒化膜１２をＣＶＤ法で形成す
る（ｂ）。フォトリソグラフィー法を用いて配線予定部
１０と高抵抗予定部７の接する部分以外にフォトレジス
トパターン１１を形成する（ｃ）。フォトレジストパタ
ーン１１をマスクにしてドライエッチング法で配線予定
部１０の高抵抗予定部７と接する部分の直上のシリコン
窒化膜１２をエッチングする（ｄ）。フォトレジストパ
ターン１１を除去後、シリコン窒化膜パターン１３をマ
スクにして、高抵抗部７と接する配線部を熱酸化してシ
リコン酸化膜１４を形成し、高抵抗部と接する配線部を
薄くする（ｅ）。シリコン窒化膜パターン１３とシリコ
ン酸化膜１４を除去後、フォトリソグラフィ法を用いて
高抵抗予定部７にフォトレジストパターン８を形成する
（ｆ）。イオン注入法を用いてフォトレジストパターン
８以外の領域に不純物９を注入して配線部１０を形成
し、フォトレジストパターン８の領域に高抵抗部７を形
成する（ｇ）。フォトレジストパターン８を除去後、フ
ォトリソグラフィー法及びドライエッチング法を用いて
高抵抗部７と配線部１０とを同時に配線層としてパター
ニングする（ｈ）ことにより実現される。
上に絶縁膜２をＣＶＤ法または熱酸化法により形成し、
その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。全面にシリコン窒化膜１２をＣＶＤ法で形成す
る（ｂ）。フォトリソグラフィー法を用いて配線予定部
１０と高抵抗予定部７の接する部分以外にフォトレジス
トパターン１１を形成する（ｃ）。フォトレジストパタ
ーン１１をマスクにしてドライエッチング法で配線予定
部１０の高抵抗予定部７と接する部分の直上のシリコン
窒化膜１２をエッチングする（ｄ）。フォトレジストパ
ターン１１を除去後、シリコン窒化膜パターン１３をマ
スクにして、高抵抗部７と接する配線部を熱酸化してシ
リコン酸化膜１４を形成し、高抵抗部と接する配線部を
薄くする（ｅ）。シリコン窒化膜パターン１３とシリコ
ン酸化膜１４を除去後、フォトリソグラフィ法を用いて
高抵抗予定部７にフォトレジストパターン８を形成する
（ｆ）。イオン注入法を用いてフォトレジストパターン
８以外の領域に不純物９を注入して配線部１０を形成
し、フォトレジストパターン８の領域に高抵抗部７を形
成する（ｇ）。フォトレジストパターン８を除去後、フ
ォトリソグラフィー法及びドライエッチング法を用いて
高抵抗部７と配線部１０とを同時に配線層としてパター
ニングする（ｈ）ことにより実現される。
【００１８】
【発明の効果】本発明によれば、高抵抗負荷型のスタテ
ィックＲＡＭにおいて、高抵抗部に接する配線部分を高
抵抗部より薄くすることにより、高抵抗部の長さを伸ば
すことなく高抵抗負荷型のスタティックＲＡＭの消費電
流を少なくさせる効果がある。
ィックＲＡＭにおいて、高抵抗部に接する配線部分を高
抵抗部より薄くすることにより、高抵抗部の長さを伸ば
すことなく高抵抗負荷型のスタティックＲＡＭの消費電
流を少なくさせる効果がある。
【図１】本発明の一実施例の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の鳥瞰図である。
【図２】本発明の一実施例の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
【図３】本発明の一実施例の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
【図４】本発明の一実施例の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
【図５】本発明の一実施例の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の製造方法の鳥瞰図である。
【図６】従来の高抵抗負荷型のスタティックＲＡＭにお
ける配線部と同一配線層で形成された高抵抗部の鳥瞰図
である。
ける配線部と同一配線層で形成された高抵抗部の鳥瞰図
である。
１ シリコン基板 ２ 絶縁膜 ３ 多結晶シリコン層 ４ 高抵抗部 ５ 配線部 ６ 薄くなった配線部 ７ 高抵抗予定部または高抵抗部 ８ フォトレジストパターン ９ 不純物 １０ 配線部 １１ フォトレジストパターン １２ シリコン窒化膜 １３ シリコン窒化膜パターン １４ シリコン酸化膜
Claims (5)
- 【請求項１】半導体基板上に形成された高抵抗負荷型の
スタティッＲＡＭにおいて、高抵抗部と配線部が同一配
線層で形成された該配線部が、少なくとも該高抵抗部と
接する部分近傍において該高抵抗部より薄く形成されて
なることを特徴とする半導体装置。 - 【請求項２】半導体基板上に形成された高抵抗負荷型ス
タティックＲＡＭにおいて、該配線部と該高抵抗部とな
る配線層で形成する工程、フォトリソグラフィ法を用い
て該高抵抗部となる領域にフォトレジストパターンを形
成する工程、イオン注入法を用いて該フォトレジストパ
ターン以外の領域に該配線部を形成しフォトレジストパ
ターン領域に該高抵抗部を形成する工程、フォトリソグ
ラフィ法を用いて該配線部の該高抵抗部と接する部分以
外にフォトレジストパターンを形成する工程、該フォト
レジストパターンをマスクにしてドライエッチング法を
用い、該配線部の該高抵抗部と接する部分をエッチング
し該配線部を薄くする工程、フォトリソグラフィ法及び
ドライエッチング法を用いて該配線部と該高抵抗部を同
時にパターニングする工程を経ることを特徴とする半導
体装置の製造方法。 - 【請求項３】該配線部と該高抵抗部となる配線層を形成
する工程、フォトリソグラフィ法を用いて該配線部の該
高抵抗部と接する部分となる領域以外にフォトレジスト
パターンを形成する工程、該フォトレジストパターンを
マスクにしてドライエッチング法を用い、該配線部の該
高抵抗部と接する部分となる領域をエッチングし該配線
部となる領域を薄くする工程、フォトリソグラフィ法を
用いて該高抵抗部となる領域にフォトレジストパターン
を形成する工程、イオン注入法を用いて該フォトレジス
トパターン以外の領域に該配線部を形成しフォトレジス
トパターン領域に該高抵抗部を形成する工程、フォトリ
ソグラフィ法及びドライエッチング法を用いて該配線部
と該高抵抗部を同時にパターニングする工程を経ること
を特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上方に、配線部及び高抵抗部と
なる配線層を形成する工程、フォトリソグラフィ法を用
いて選択的にフォトレジストパターンを形成する工程、
イオン注入法を用いて該フォトレジストパターン以外の
領域に該配線部を形成しフォトレジストパターン領域に
該高抵抗部を形成する工程、全面にシリコン窒化膜を形
成する工程、フォトリソグラフィ法を用いて該配線部が
該高抵抗部と接する部分以外にフォトレジストパターン
を形成する工程、該フォトレジストパターンをマスクに
してドライエッチング法を用い、該配線部が該高抵抗部
と接する部分直上のシリコン窒化膜をエッチングする工
程、該シリコン窒化膜をマスクにして、該配線部が該高
抵抗部と接する部分を熱酸化し、該配線部を薄くする工
程、該シリコン窒化膜を除去する工程、フォトリソグラ
フィ法及びドライエッチング法を用いて該配線部と該高
抵抗部を同時にパターニングする工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項５】半導体基板上方に配線部及び高抵抗部とな
る配線層で形成する工程、全面にシリコン窒化膜を形成
する工程、フォトリソグラフィ法を用いて該配線予定部
が該高抵抗予定部と接する部分以外にフォトレジストパ
ターンを形成する工程、該フォトレジストパターンをマ
スクにしてドライエッチング法を用い、該配線部が該高
抵抗部と接する部分となる領域の直上のシリコン窒化膜
をエッチングする工程、該シリコン窒化膜をマスクにし
て、該配線部が該高抵抗部と接する部分となる領域を熱
酸化し、該配線部となる該配線層を薄くする工程、該シ
リコン窒化膜を除去する工程、フォトリソグラフィ法を
用いて該高抵抗部となる領域にフォトレジストパターン
を形成する工程、イオン注入法を用いて該フォトレジス
トパターン以外の領域に該配線部を形成しフォトレジス
トパターン領域に該高抵抗部を形成する工程、フォトリ
ソグラフィ法及びドライエッチング法を用いて該配線部
と該高抵抗部を同時にパターニングする工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185197A JPH1032264A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185197A JPH1032264A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032264A true JPH1032264A (ja) | 1998-02-03 |
Family
ID=16166569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185197A Withdrawn JPH1032264A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392431B1 (ko) * | 2000-04-12 | 2003-07-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
| US6774043B2 (en) | 2000-04-12 | 2004-08-10 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
-
1996
- 1996-07-15 JP JP8185197A patent/JPH1032264A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392431B1 (ko) * | 2000-04-12 | 2003-07-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
| US6774043B2 (en) | 2000-04-12 | 2004-08-10 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |