JPH09213909A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH09213909A JPH09213909A JP8016905A JP1690596A JPH09213909A JP H09213909 A JPH09213909 A JP H09213909A JP 8016905 A JP8016905 A JP 8016905A JP 1690596 A JP1690596 A JP 1690596A JP H09213909 A JPH09213909 A JP H09213909A
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 69
- 238000000206 photolithography Methods 0.000 claims description 36
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 238000001312 dry etching Methods 0.000 claims description 24
- 230000003068 static effect Effects 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 240000004050 Pentaglottis sempervirens Species 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】高抵抗負荷型のスタティックＲＡＭにおける配
線部と同一配線層で形成された高抵抗部のそれぞれの抵
抗値を、厚さの点で互いに自由に設定することを実現す
る。 【解決手段】半導体基板上に形成された高抵抗負荷型の
スタティックＲＡＭにおいて、高抵抗部と配線部が同一
配線層で形成された該高抵抗部の一部または該抵抗部の
全てが、該配線部より薄くなっていることを特徴とする
半導体装置。 【効果】高抵抗負荷型のスタティックＲＡＭにおいて高
抵抗部の厚さを同一配線層で形成された配線部より薄く
して、配線抵抗を上げることなく高抵抗負荷型のスタテ
ィックＲＡＭの消費電流を少なくできる。
線部と同一配線層で形成された高抵抗部のそれぞれの抵
抗値を、厚さの点で互いに自由に設定することを実現す
る。 【解決手段】半導体基板上に形成された高抵抗負荷型の
スタティックＲＡＭにおいて、高抵抗部と配線部が同一
配線層で形成された該高抵抗部の一部または該抵抗部の
全てが、該配線部より薄くなっていることを特徴とする
半導体装置。 【効果】高抵抗負荷型のスタティックＲＡＭにおいて高
抵抗部の厚さを同一配線層で形成された配線部より薄く
して、配線抵抗を上げることなく高抵抗負荷型のスタテ
ィックＲＡＭの消費電流を少なくできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
抵抗負荷型のスタティックＲＡＭにおける高抵抗部の構
造およびその製造方法に関する。
抵抗負荷型のスタティックＲＡＭにおける高抵抗部の構
造およびその製造方法に関する。
【０００２】
【従来の技術】図６は従来の高抵抗負荷型のスタティッ
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の鳥瞰図である。
クＲＡＭにおける配線部と同一配線層で形成された高抵
抗部の鳥瞰図である。
【０００３】図において、１はシリコン基板、２は絶縁
膜、３は多結晶シリコン層、４高抵抗部、５配線部であ
る。
膜、３は多結晶シリコン層、４高抵抗部、５配線部であ
る。
【０００４】従来の高抵抗負荷型のスタティックＲＡＭ
における該配線部と同一配線層で形成された該高抵抗部
は同じ厚さで形成されており、該配線部と該高抵抗部の
それぞれの抵抗値は厚さの点では互いに自由に設定でき
なかった。
における該配線部と同一配線層で形成された該高抵抗部
は同じ厚さで形成されており、該配線部と該高抵抗部の
それぞれの抵抗値は厚さの点では互いに自由に設定でき
なかった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、高抵
抗負荷型のスタティックＲＡＭにおける配線部と同一配
線層で形成された高抵抗部のそれぞれの抵抗値を、厚さ
の点で互いに自由に設定することを実現することにあ
る。
抗負荷型のスタティックＲＡＭにおける配線部と同一配
線層で形成された高抵抗部のそれぞれの抵抗値を、厚さ
の点で互いに自由に設定することを実現することにあ
る。
【０００６】
【課題を解決するための手段】上記目的は、半導体基板
上に形成された高抵抗負荷型のスタティックＲＡＭにお
いて、高抵抗部と配線部が同一配線層で形成された該高
抵抗部の一部または該抵抗部の全てが、該配線部より薄
くなっていることを特徴とする半導体装置により達成さ
れる。そして、この半導体製造装置の製造方法として、
高抵抗負荷型のスタティックＲＡＭにおいて、該配線部
と同一配線層で形成された該高抵抗部の一部または全て
を薄くする方法として、該高抵抗予定部と該配線予定部
とを同一配線層で形成する工程、フォトリソグラフィ法
を用いて該高抵抗予定部にフォトレジストパターンを形
成する工程、イオン注入法を用いて該フォトレジストパ
ターン以外の領域に該配線部を形成しフォトレジストパ
ターン領域に該高抵抗部を形成する工程、フォトリソグ
ラフィ法を用いて該高抵抗部の一部または全て以外にフ
ォトレジストパターンを形成する工程、該フォトレジス
トパターンをマスクにしてドライエッチング法で該高抵
抗部の一部または全てをエッチングし該高抵抗部の一部
または全てを薄くする工程、フォトリソグラフィ法およ
びドライエッチング法を用いて該高抵抗部と該配線部と
を同時にパターンニングする工程を経ることを特徴とす
る半導体装置の製造方法により達成される。
上に形成された高抵抗負荷型のスタティックＲＡＭにお
いて、高抵抗部と配線部が同一配線層で形成された該高
抵抗部の一部または該抵抗部の全てが、該配線部より薄
くなっていることを特徴とする半導体装置により達成さ
れる。そして、この半導体製造装置の製造方法として、
高抵抗負荷型のスタティックＲＡＭにおいて、該配線部
と同一配線層で形成された該高抵抗部の一部または全て
を薄くする方法として、該高抵抗予定部と該配線予定部
とを同一配線層で形成する工程、フォトリソグラフィ法
を用いて該高抵抗予定部にフォトレジストパターンを形
成する工程、イオン注入法を用いて該フォトレジストパ
ターン以外の領域に該配線部を形成しフォトレジストパ
ターン領域に該高抵抗部を形成する工程、フォトリソグ
ラフィ法を用いて該高抵抗部の一部または全て以外にフ
ォトレジストパターンを形成する工程、該フォトレジス
トパターンをマスクにしてドライエッチング法で該高抵
抗部の一部または全てをエッチングし該高抵抗部の一部
または全てを薄くする工程、フォトリソグラフィ法およ
びドライエッチング法を用いて該高抵抗部と該配線部と
を同時にパターンニングする工程を経ることを特徴とす
る半導体装置の製造方法により達成される。
【０００７】また、高抵抗負荷型のスタティックＲＡＭ
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部の一部また
は全て以外にフォトレジストパターンを形成する工程、
該フォトレジストパターンをマスクにしてドライエッチ
ング法で該高抵抗予定部の一部または全てをエッチング
し該高抵抗予定部の一部または全てを薄くする工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部にフォトレ
ジストパターンを形成する工程、イオン注入法を用いて
該フォトレジストパターン以外の領域に該配線部を形成
しフォトレジストパターン領域に該高抵抗部を形成する
工程、フォトリソグラフィ法およびドライエッチング法
を用いて該高抵抗部と該配線部とを同時にパターンニン
グする工程を経ることを特徴とする半導体装置の製造方
法でも達成される。
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部の一部また
は全て以外にフォトレジストパターンを形成する工程、
該フォトレジストパターンをマスクにしてドライエッチ
ング法で該高抵抗予定部の一部または全てをエッチング
し該高抵抗予定部の一部または全てを薄くする工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部にフォトレ
ジストパターンを形成する工程、イオン注入法を用いて
該フォトレジストパターン以外の領域に該配線部を形成
しフォトレジストパターン領域に該高抵抗部を形成する
工程、フォトリソグラフィ法およびドライエッチング法
を用いて該高抵抗部と該配線部とを同時にパターンニン
グする工程を経ることを特徴とする半導体装置の製造方
法でも達成される。
【０００８】また、高抵抗負荷型のスタティックＲＡＭ
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部にフォトレ
ジストパターンを形成する工程、イオン注入法を用いて
該フォトレジストパターン以外の領域に該配線部を形成
しフォトレジストパターン領域に該高抵抗部を形成する
工程、全面にシリコン窒化膜を形成する工程、フォトリ
ソグラフィ法を用いて該高抵抗部の一部または全て以外
にフォトレジストパターンを形成する工程、該フォトレ
ジストパターンをマスクにしてドライエッチング法で該
高抵抗部直上の該シリコン窒化膜をエッチングする工
程、該シリコン窒化膜をマスクにして、該高抵抗部の一
部または全てを熱酸化し該高抵抗部の一部または全てを
薄くする工程、該シリコン窒化膜を除去する工程、フォ
トリソグラフィ法およびドライエッチング法を用いて該
高抵抗部と該配線部とを同時にパターンニングする工程
を経ることを特徴とする半導体装置の製造方法でも達成
される。
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、フ
ォトリソグラフィ法を用いて該高抵抗予定部にフォトレ
ジストパターンを形成する工程、イオン注入法を用いて
該フォトレジストパターン以外の領域に該配線部を形成
しフォトレジストパターン領域に該高抵抗部を形成する
工程、全面にシリコン窒化膜を形成する工程、フォトリ
ソグラフィ法を用いて該高抵抗部の一部または全て以外
にフォトレジストパターンを形成する工程、該フォトレ
ジストパターンをマスクにしてドライエッチング法で該
高抵抗部直上の該シリコン窒化膜をエッチングする工
程、該シリコン窒化膜をマスクにして、該高抵抗部の一
部または全てを熱酸化し該高抵抗部の一部または全てを
薄くする工程、該シリコン窒化膜を除去する工程、フォ
トリソグラフィ法およびドライエッチング法を用いて該
高抵抗部と該配線部とを同時にパターンニングする工程
を経ることを特徴とする半導体装置の製造方法でも達成
される。
【０００９】また、高抵抗負荷型のスタティックＲＡＭ
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、全
面にシリコン窒化膜を形成する工程、フォトリソグラフ
ィ法を用いて該高抵抗予定部の一部または全て以外にフ
ォトレジストパターンを形成する工程、該フォトレジス
トパターンをマスクにしてドライエッチング法で該高抵
抗予定部直上の該シリコン窒化膜をエッチングする工
程、該シリコン窒化膜をマスクにして、該高抵抗予定部
の一部または全てを熱酸化し該高抵抗予定部の一部また
は全てを薄くする工程、該シリコン窒化膜を除去する工
程、フォトリソグラフィ法を用いて該高抵抗予定部にフ
ォトレジストパターンを形成する工程、イオン注入法を
用いて該フォトレジストパターン以外の領域に該配線部
を形成しフォトレジストパターン領域に該高抵抗部を形
成する工程、フォトリソグラフィ法およびドライエッチ
ング法を用いて該高抵抗部と該配線部とを同時にパター
ンニングする工程を経ることを特徴とする半導体装置の
製造方法でも達成される。
において、該配線部と同一配線層で形成された該高抵抗
部の一部または全てを薄くする方法として、該高抵抗予
定部と該配線予定部とを同一配線層で形成する工程、全
面にシリコン窒化膜を形成する工程、フォトリソグラフ
ィ法を用いて該高抵抗予定部の一部または全て以外にフ
ォトレジストパターンを形成する工程、該フォトレジス
トパターンをマスクにしてドライエッチング法で該高抵
抗予定部直上の該シリコン窒化膜をエッチングする工
程、該シリコン窒化膜をマスクにして、該高抵抗予定部
の一部または全てを熱酸化し該高抵抗予定部の一部また
は全てを薄くする工程、該シリコン窒化膜を除去する工
程、フォトリソグラフィ法を用いて該高抵抗予定部にフ
ォトレジストパターンを形成する工程、イオン注入法を
用いて該フォトレジストパターン以外の領域に該配線部
を形成しフォトレジストパターン領域に該高抵抗部を形
成する工程、フォトリソグラフィ法およびドライエッチ
ング法を用いて該高抵抗部と該配線部とを同時にパター
ンニングする工程を経ることを特徴とする半導体装置の
製造方法でも達成される。
【００１０】
【発明の実施の形態】本発明の一実施例を図１に示す。
【００１１】図１は、高抵抗負荷型のスタティックＲＡ
Ｍにおける配線部と同一配線層で形成された高抵抗部の
鳥瞰図である。
Ｍにおける配線部と同一配線層で形成された高抵抗部の
鳥瞰図である。
【００１２】シリコン基板１の上に絶縁膜２が形成さ
れ、その上に多結晶シリコン層３で形成された高抵抗部
４と配線部５がある。この高抵抗部４の一部または全て
が配線部５よりも薄くなった高抵抗部６を有する構造を
している。この構造にする一実施例を図２、図３、図
４、図５により説明する。
れ、その上に多結晶シリコン層３で形成された高抵抗部
４と配線部５がある。この高抵抗部４の一部または全て
が配線部５よりも薄くなった高抵抗部６を有する構造を
している。この構造にする一実施例を図２、図３、図
４、図５により説明する。
【００１３】（実施例１）図２において、シリコン基板
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて、高抵抗予定部
７にフォトレジストパターン８を形成する（ｂ）。イオ
ン注入法を用いてフォトレジストパターン８以外の領域
に不純物９を注入して配線部１０を形成し、フォトレジ
ストパターン８の領域に高抵抗部７を形成する（ｃ）。
フォトレジストパターン８を除去後、さらにフォトリソ
グラフィ法を用いて高抵抗部７の一部または全て以外に
フォトレジストパターン１１を形成する（ｄ）。フォト
レジストパターン１１をマスクにしてドライエッチング
法で高抵抗部７の一部または全てをエッチングし、高抵
抗部７の一部または全てを薄くする（ｅ）。フォトレジ
ストパターン１１を除去後、フォトリソグラフィ法およ
びドライエッチング法を用いて高抵抗部７と配線部１０
とを同時に配線層としてパターンニングする（ｆ）。
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて、高抵抗予定部
７にフォトレジストパターン８を形成する（ｂ）。イオ
ン注入法を用いてフォトレジストパターン８以外の領域
に不純物９を注入して配線部１０を形成し、フォトレジ
ストパターン８の領域に高抵抗部７を形成する（ｃ）。
フォトレジストパターン８を除去後、さらにフォトリソ
グラフィ法を用いて高抵抗部７の一部または全て以外に
フォトレジストパターン１１を形成する（ｄ）。フォト
レジストパターン１１をマスクにしてドライエッチング
法で高抵抗部７の一部または全てをエッチングし、高抵
抗部７の一部または全てを薄くする（ｅ）。フォトレジ
ストパターン１１を除去後、フォトリソグラフィ法およ
びドライエッチング法を用いて高抵抗部７と配線部１０
とを同時に配線層としてパターンニングする（ｆ）。
【００１４】（実施例２）図３において、シリコン基板
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部の
一部または全て以外にフォトレジストパターン１１を形
成する（ｂ）。フォトレジストパターン１１をマスクに
してドライエッチング法で高抵抗予定部の一部または全
てをエッチングし、高抵抗予定部の一部または全てを薄
くする（ｃ）。フォトレジスト１１を除去後、フォトリ
ソグラフィ法を用いて、高抵抗予定部７にフォトレジス
トパターン８を形成する（ｄ）。イオン注入法を用いて
フォトレジストパターン８以外の領域に不純物９を注入
して配線部１０を形成し、フォトレジストパターン８の
領域に高抵抗部７を形成する（ｅ）。フォトレジストパ
ターン８を除去後、フォトリソグラフィ法およびドライ
エッチング法を用いて高抵抗部７と配線部１０とを同時
に配線層としてパターンニングする（ｆ）。
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて高抵抗予定部の
一部または全て以外にフォトレジストパターン１１を形
成する（ｂ）。フォトレジストパターン１１をマスクに
してドライエッチング法で高抵抗予定部の一部または全
てをエッチングし、高抵抗予定部の一部または全てを薄
くする（ｃ）。フォトレジスト１１を除去後、フォトリ
ソグラフィ法を用いて、高抵抗予定部７にフォトレジス
トパターン８を形成する（ｄ）。イオン注入法を用いて
フォトレジストパターン８以外の領域に不純物９を注入
して配線部１０を形成し、フォトレジストパターン８の
領域に高抵抗部７を形成する（ｅ）。フォトレジストパ
ターン８を除去後、フォトリソグラフィ法およびドライ
エッチング法を用いて高抵抗部７と配線部１０とを同時
に配線層としてパターンニングする（ｆ）。
【００１５】（実施例３）図４において、シリコン基板
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて、高抵抗予定部
７にフォトレジストパターン８を形成する（ｂ）。イオ
ン注入法を用いてフォトレジストパターン８以外の領域
に不純物９を注入して配線部１０を形成し、フォトレジ
ストパターン８の領域に高抵抗部７を形成する（ｃ）。
フォトレジストパターン８を除去後、全面にシリコン窒
化膜１２をＣＶＤ法で形成する（ｄ）。フォトリソグラ
フィ法を用いて高抵抗部７の一部または全て以外にフォ
トレジストパターン１１を形成する（ｅ）。フォトレジ
ストパターン１１をマスクにしてドライエッチング法で
高抵抗部７直上のシリコン窒化膜１２をエッチングする
（ｆ）。フォトレジストパターン１１を除去後、シリコ
ン窒化膜パターン１３をマスクにして、高抵抗部７の一
部または全てを熱酸化してシリコン酸化膜１４を形成
し、高抵抗部７の一部または全てを薄くする（ｇ）。シ
リコン窒化膜パターン１３とシリコン酸化膜１４を除去
後、フォトリソグラフィ法およびドライエッチング法を
用いて高抵抗部７と配線部１０とを同時に配線層として
パターンニングする（ｈ）。
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。フォトリソグラフィ法を用いて、高抵抗予定部
７にフォトレジストパターン８を形成する（ｂ）。イオ
ン注入法を用いてフォトレジストパターン８以外の領域
に不純物９を注入して配線部１０を形成し、フォトレジ
ストパターン８の領域に高抵抗部７を形成する（ｃ）。
フォトレジストパターン８を除去後、全面にシリコン窒
化膜１２をＣＶＤ法で形成する（ｄ）。フォトリソグラ
フィ法を用いて高抵抗部７の一部または全て以外にフォ
トレジストパターン１１を形成する（ｅ）。フォトレジ
ストパターン１１をマスクにしてドライエッチング法で
高抵抗部７直上のシリコン窒化膜１２をエッチングする
（ｆ）。フォトレジストパターン１１を除去後、シリコ
ン窒化膜パターン１３をマスクにして、高抵抗部７の一
部または全てを熱酸化してシリコン酸化膜１４を形成
し、高抵抗部７の一部または全てを薄くする（ｇ）。シ
リコン窒化膜パターン１３とシリコン酸化膜１４を除去
後、フォトリソグラフィ法およびドライエッチング法を
用いて高抵抗部７と配線部１０とを同時に配線層として
パターンニングする（ｈ）。
【００１６】（実施例４）図５において、シリコン基板
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。全面にシリコン窒化膜１２をＣＶＤ法で形成す
る（ｂ）。フォトリソグラフィ法を用いて高抵抗部の一
部または全て以外にフォトレジストパターン１１を形成
する（ｃ）。フォトレジストパターン１１をマスクにし
てドライエッチング法で高抵抗部直上のシリコン窒化膜
１２をエッチングする（ｄ）。フォトレジストパターン
１１を除去後、シリコン窒化膜パターン１３をマスクに
して、高抵抗部７の一部または全を熱酸化してシリコン
酸化膜１４を形成し、高抵抗部７の一部または全てを薄
くする（ｅ）。シリコン窒化膜パターン１３とシリコン
酸化膜１４を除去後、フォトリソグラフィ法を用いて、
高抵抗予定部７にフォトレジストパターン８を形成する
（ｆ）。イオン注入法を用いてフォトレジストパターン
８以外の領域に不純物９を注入して配線部１０を形成
し、フォトレジストパターン８の領域に高抵抗部７を形
成する（ｇ）。フォトレジストパターン８を除去後、フ
ォトリソグラフィ法およびドライエッチング法を用いて
高抵抗部７と配線部１０とを同時に配線層としてパター
ンニングする（ｈ）。
１上に絶縁膜２をＣＶＤ法または熱酸化法により形成
し、その上に多結晶シリコン層３をＣＶＤ法で形成する
（ａ）。全面にシリコン窒化膜１２をＣＶＤ法で形成す
る（ｂ）。フォトリソグラフィ法を用いて高抵抗部の一
部または全て以外にフォトレジストパターン１１を形成
する（ｃ）。フォトレジストパターン１１をマスクにし
てドライエッチング法で高抵抗部直上のシリコン窒化膜
１２をエッチングする（ｄ）。フォトレジストパターン
１１を除去後、シリコン窒化膜パターン１３をマスクに
して、高抵抗部７の一部または全を熱酸化してシリコン
酸化膜１４を形成し、高抵抗部７の一部または全てを薄
くする（ｅ）。シリコン窒化膜パターン１３とシリコン
酸化膜１４を除去後、フォトリソグラフィ法を用いて、
高抵抗予定部７にフォトレジストパターン８を形成する
（ｆ）。イオン注入法を用いてフォトレジストパターン
８以外の領域に不純物９を注入して配線部１０を形成
し、フォトレジストパターン８の領域に高抵抗部７を形
成する（ｇ）。フォトレジストパターン８を除去後、フ
ォトリソグラフィ法およびドライエッチング法を用いて
高抵抗部７と配線部１０とを同時に配線層としてパター
ンニングする（ｈ）。
【００１７】
【発明の効果】本発明によれば、高抵抗負荷型のスタテ
ィックＲＡＭにおいて高抵抗部の厚さを同一配線層で形
成された配線部より薄くして、配線抵抗を上げることな
く高抵抗負荷型のスタティックＲＡＭの消費電流を少な
くさせる効果がある。
ィックＲＡＭにおいて高抵抗部の厚さを同一配線層で形
成された配線部より薄くして、配線抵抗を上げることな
く高抵抗負荷型のスタティックＲＡＭの消費電流を少な
くさせる効果がある。
【図１】 本発明の一実施例の高抵抗負荷型のスタティ
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の鳥瞰図である。
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の鳥瞰図である。
【図２】 本発明の一実施例の高抵抗負荷型のスタティ
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
【図３】 本発明の一実施例の高抵抗負荷型のスタティ
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
【図４】 本発明の一実施例の高抵抗負荷型のスタティ
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
【図５】 本発明の一実施例の高抵抗負荷型のスタティ
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
ックＲＡＭにおける配線部と同一配線層で形成された高
抵抗部の製造方法の鳥瞰図である。
【図６】 従来の高抵抗負荷型のスタティックＲＡＭに
おける配線部と同一配線層で形成された高抵抗部の鳥瞰
図である。
おける配線部と同一配線層で形成された高抵抗部の鳥瞰
図である。
１ シリコン基板 ２ 絶縁膜 ３ 多結晶シリコン層 ４ 高抵抗部 ５ 配線部 ６ 薄くなった高抵抗部 ７ 高抵抗予定部または高抵抗部 ８ フォトレジストパターン ９ 不純物 １０ 配線部 １１ フォトレジストパターン １２ シリコン窒化膜 １３ シリコン窒化膜パターン １４ シリコン酸化膜
Claims (5)
- 【請求項１】 半導体基板上に形成された高抵抗負荷型
のスタティックＲＡＭにおいて、高抵抗部と配線部が同
一配線層で形成された該高抵抗部の一部または該抵抗部
の全てが、該配線部より薄くなっていることを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の高抵抗負荷型のスタティ
ックＲＡＭにおいて、該配線部と同一配線層で形成され
た該高抵抗部の一部または全てを薄くする方法として、
該高抵抗予定部と該配線予定部とを同一配線層で形成す
る工程、フォトリソグラフィ法を用いて該高抵抗予定部
にフォトレジストパターンを形成する工程、イオン注入
法を用いて該フォトレジストパターン以外の領域に該配
線部を形成しフォトレジストパターン領域に該高抵抗部
を形成する工程、フォトリソグラフィ法を用いて該高抵
抗部の一部または全て以外にフォトレジストパターンを
形成する工程、該フォトレジストパターンをマスクにし
てドライエッチング法で該高抵抗部の一部または全てを
エッチングし該高抵抗部の一部または全てを薄くする工
程、フォトリソグラフィ法およびドライエッチング法を
用いて該高抵抗部と該配線部とを同時にパターンニング
する工程を経ることを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２記載の高抵抗負荷型のスタティ
ックＲＡＭにおいて、該配線部と同一配線層で形成され
た該高抵抗部の一部または全てを薄くする方法として、
該高抵抗予定部と該配線予定部とを同一配線層で形成す
る工程、フォトリソグラフィ法を用いて該高抵抗予定部
の一部または全て以外にフォトレジストパターンを形成
する工程、該フォトレジストパターンをマスクにしてド
ライエッチング法で該高抵抗予定部の一部または全てを
エッチングし該高抵抗予定部の一部または全てを薄くす
る工程、フォトリソグラフィ法を用いて該高抵抗予定部
にフォトレジストパターンを形成する工程、イオン注入
法を用いて該フォトレジストパターン以外の領域に該配
線部を形成しフォトレジストパターン領域に該高抵抗部
を形成する工程、フォトリソグラフィ法およびドライエ
ッチング法を用いて該高抵抗部と該配線部とを同時にパ
ターンニングする工程を経ることを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項１記載の高抵抗負荷型のスタティ
ックＲＡＭにおいて、該配線部と同一配線層で形成され
た該高抵抗部の一部または全てを薄くする方法として、
該高抵抗予定部と該配線予定部とを同一配線層で形成す
る工程、フォトリソグラフィ法を用いて該高抵抗予定部
にフォトレジストパターンを形成する工程、イオン注入
法を用いて該フォトレジストパターン以外の領域に該配
線部を形成しフォトレジストパターン領域に該高抵抗部
を形成する工程、全面にシリコン窒化膜を形成する工
程、フォトリソグラフィ法を用いて該高抵抗部の一部ま
たは全て以外にフォトレジストパターンを形成する工
程、該フォトレジストパターンをマスクにしてドライエ
ッチング法で該高抵抗部直上の該シリコン窒化膜をエッ
チングする工程、該シリコン窒化膜をマスクにして、該
高抵抗部の一部または全てを熱酸化し該高抵抗部の一部
または全てを薄くする工程、該シリコン窒化膜を除去す
る工程、フォトリソグラフィ法およびドライエッチング
法を用いて該高抵抗部と該配線部とを同時にパターンニ
ングする工程を経ることを特徴とする半導体装置の製造
方法。 - 【請求項５】 請求項４記載の高抵抗負荷型のスタティ
ックＲＡＭにおいて、該配線部と同一配線層で形成され
た該高抵抗部の一部または全てを薄くする方法として、
該高抵抗予定部と該配線予定部とを同一配線層で形成す
る工程、全面にシリコン窒化膜を形成する工程、フォト
リソグラフィ法を用いて該高抵抗予定部の一部または全
て以外にフォトレジストパターンを形成する工程、該フ
ォトレジストパターンをマスクにしてドライエッチング
法で該高抵抗予定部直上の該シリコン窒化膜をエッチン
グする工程、該シリコン窒化膜をマスクにして、該高抵
抗予定部の一部または全てを熱酸化し該高抵抗予定部の
一部または全てを薄くする工程、該シリコン窒化膜を除
去する工程、フォトリソグラフィ法を用いて該高抵抗予
定部にフォトレジストパターンを形成する工程、イオン
注入法を用いて該フォトレジストパターン以外の領域に
該配線部を形成しフォトレジストパターン領域に該高抵
抗部を形成する工程、フォトリソグラフィ法およびドラ
イエッチング法を用いて該高抵抗部と該配線部とを同時
にパターンニングする工程を経ることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016905A JPH09213909A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016905A JPH09213909A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213909A true JPH09213909A (ja) | 1997-08-15 |
Family
ID=11929163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016905A Pending JPH09213909A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213909A (ja) |
-
1996
- 1996-02-01 JP JP8016905A patent/JPH09213909A/ja active Pending
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