JPH09260664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260664A JPH09260664A JP9610296A JP9610296A JPH09260664A JP H09260664 A JPH09260664 A JP H09260664A JP 9610296 A JP9610296 A JP 9610296A JP 9610296 A JP9610296 A JP 9610296A JP H09260664 A JPH09260664 A JP H09260664A
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- insulating film
- oxide film
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Abstract
(57)【要約】
【課題】ゲート電極のキャップ絶縁膜が熱収縮しても、
良好な形状のサイドウォール絶縁膜を形成する。 【解決手段】異方性エッチングによりキャップ酸化膜４
をパターニングする際にポリシリコン膜３を一部エッチ
ング除去し、次に、ポリシリコン膜３に等方性エッチン
グを施し、その後、異方性エッチングによりポリシリコ
ン膜３をパターニングする。更に、ポリシリコン膜３の
側面を熱酸化し、ポリシリコン膜３とキャップ酸化膜４
との間に段差が無くなったところで、サイドウォール絶
縁膜８を形成する。
良好な形状のサイドウォール絶縁膜を形成する。 【解決手段】異方性エッチングによりキャップ酸化膜４
をパターニングする際にポリシリコン膜３を一部エッチ
ング除去し、次に、ポリシリコン膜３に等方性エッチン
グを施し、その後、異方性エッチングによりポリシリコ
ン膜３をパターニングする。更に、ポリシリコン膜３の
側面を熱酸化し、ポリシリコン膜３とキャップ酸化膜４
との間に段差が無くなったところで、サイドウォール絶
縁膜８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、サイドウォールを有するゲート電極
構造の形成方法に適用して特に好適なものである。
法に関し、例えば、サイドウォールを有するゲート電極
構造の形成方法に適用して特に好適なものである。
【０００２】
【従来の技術】図３に、サイドウォールを有する理想的
なゲート電極構造を示す。この構造を形成する従来の最
も一般的な方法は、まず、ゲート酸化膜１０２を形成し
たシリコン半導体基板１０１にポリシリコン膜１０３、
ＣＶＤ酸化膜１０４を順次堆積した後、それらをゲート
電極形状にパターニングし、次に、ポリシリコン膜１０
３側面からのリーク電流を低減するために、ポリシリコ
ン膜１０３の側面に熱酸化膜１０６を形成した後、全面
にＣＶＤ酸化膜１０８を堆積し、このＣＶＤ酸化膜１０
８を異方性エッチングによりエッチバックしてサイドウ
ォール絶縁膜１０８を形成する。
なゲート電極構造を示す。この構造を形成する従来の最
も一般的な方法は、まず、ゲート酸化膜１０２を形成し
たシリコン半導体基板１０１にポリシリコン膜１０３、
ＣＶＤ酸化膜１０４を順次堆積した後、それらをゲート
電極形状にパターニングし、次に、ポリシリコン膜１０
３側面からのリーク電流を低減するために、ポリシリコ
ン膜１０３の側面に熱酸化膜１０６を形成した後、全面
にＣＶＤ酸化膜１０８を堆積し、このＣＶＤ酸化膜１０
８を異方性エッチングによりエッチバックしてサイドウ
ォール絶縁膜１０８を形成する。
【０００３】
【発明が解決しようとする課題】しかし、上述の製造方
法では、ポリシリコン膜１０３の側面に熱酸化膜１０６
を形成する際、前洗浄によるＣＶＤ酸化膜１０４の削
れ、熱酸化時の熱応力によるＣＶＤ酸化膜の収縮及びポ
リシリコン膜１０３の側面に熱酸化膜１０６が成長する
ことにより、実際には、図４に示すように、ポリシリコ
ン膜１０３とその上のＣＶＤ酸化膜１０４との間に段差
が生じていた。そして、この状態で、サイドウォール絶
縁膜１０８を形成すると、図示の如く、段差に対応する
Ａの部分が局所的に薄くなり、例えば、このサイドウォ
ール絶縁膜１０８の上にＤＲＡＭメモリセルのキャパシ
タ下部電極１０９を形成したような場合、この部分での
リーク電流が増加するという問題があった。
法では、ポリシリコン膜１０３の側面に熱酸化膜１０６
を形成する際、前洗浄によるＣＶＤ酸化膜１０４の削
れ、熱酸化時の熱応力によるＣＶＤ酸化膜の収縮及びポ
リシリコン膜１０３の側面に熱酸化膜１０６が成長する
ことにより、実際には、図４に示すように、ポリシリコ
ン膜１０３とその上のＣＶＤ酸化膜１０４との間に段差
が生じていた。そして、この状態で、サイドウォール絶
縁膜１０８を形成すると、図示の如く、段差に対応する
Ａの部分が局所的に薄くなり、例えば、このサイドウォ
ール絶縁膜１０８の上にＤＲＡＭメモリセルのキャパシ
タ下部電極１０９を形成したような場合、この部分での
リーク電流が増加するという問題があった。
【０００４】そこで、本発明の目的は、サイドウォール
絶縁膜に局所的に薄い部分が形成されないようなゲート
電極構造を形成することが可能な半導体装置の製造方法
を提供することである。
絶縁膜に局所的に薄い部分が形成されないようなゲート
電極構造を形成することが可能な半導体装置の製造方法
を提供することである。
【０００５】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板の上に第
１の絶縁膜を介して第１の導電膜を形成する工程と、前
記第１の導電膜の上に第２の絶縁膜を形成する工程と、
異方性エッチングにより前記第２の絶縁膜を所定形状に
加工するとともに、前記第１の導電膜の一部をエッチン
グ除去する工程と、前記第１の導電膜を等方性エッチン
グする工程と、所定形状に加工された前記第２の絶縁膜
をマスクとして前記第１の導電膜を異方性エッチングす
る工程と、熱処理により前記第１の導電膜の側面に第３
の絶縁膜である熱酸化膜を形成する工程と、全面に第４
の絶縁膜を形成し、前記第４の絶縁膜を異方性エッチン
グして、所定形状に加工された前記第２の絶縁膜及び前
記熱酸化膜の形成された前記第１の導電膜の側面にサイ
ドウォール絶縁膜を形成する工程とを有する。
本発明の半導体装置の製造方法は、半導体基板の上に第
１の絶縁膜を介して第１の導電膜を形成する工程と、前
記第１の導電膜の上に第２の絶縁膜を形成する工程と、
異方性エッチングにより前記第２の絶縁膜を所定形状に
加工するとともに、前記第１の導電膜の一部をエッチン
グ除去する工程と、前記第１の導電膜を等方性エッチン
グする工程と、所定形状に加工された前記第２の絶縁膜
をマスクとして前記第１の導電膜を異方性エッチングす
る工程と、熱処理により前記第１の導電膜の側面に第３
の絶縁膜である熱酸化膜を形成する工程と、全面に第４
の絶縁膜を形成し、前記第４の絶縁膜を異方性エッチン
グして、所定形状に加工された前記第２の絶縁膜及び前
記熱酸化膜の形成された前記第１の導電膜の側面にサイ
ドウォール絶縁膜を形成する工程とを有する。
【０００６】本発明の別の態様による半導体装置の製造
方法は、半導体基板の上に第１の絶縁膜を介して第１の
導電膜を形成する工程と、前記第１の導電膜の上に第２
の絶縁膜を形成する工程と、異方性エッチングにより前
記第２の絶縁膜を所定形状に加工する工程と、所定形状
に加工された前記第２の絶縁膜をマスクとして前記第１
の導電膜を異方性エッチングする工程と、前記第１の導
電膜を等方性エッチングする工程と、熱処理により前記
第１の導電膜の側面に第３の絶縁膜である熱酸化膜を形
成する工程と、全面に第４の絶縁膜を形成し、前記第４
の絶縁膜を異方性エッチングして、所定形状に加工され
た前記第２の絶縁膜及び前記熱酸化膜の形成された前記
第１の導電膜の側面にサイドウォール絶縁膜を形成する
工程とを有する。
方法は、半導体基板の上に第１の絶縁膜を介して第１の
導電膜を形成する工程と、前記第１の導電膜の上に第２
の絶縁膜を形成する工程と、異方性エッチングにより前
記第２の絶縁膜を所定形状に加工する工程と、所定形状
に加工された前記第２の絶縁膜をマスクとして前記第１
の導電膜を異方性エッチングする工程と、前記第１の導
電膜を等方性エッチングする工程と、熱処理により前記
第１の導電膜の側面に第３の絶縁膜である熱酸化膜を形
成する工程と、全面に第４の絶縁膜を形成し、前記第４
の絶縁膜を異方性エッチングして、所定形状に加工され
た前記第２の絶縁膜及び前記熱酸化膜の形成された前記
第１の導電膜の側面にサイドウォール絶縁膜を形成する
工程とを有する。
【０００７】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【０００８】まず、図１を参照して本発明の第１の実施
の形態を説明する。なお、図示の例は、ゲート長０．５
μｍのゲート電極の形成方法に本発明を適用したもので
ある。
の形態を説明する。なお、図示の例は、ゲート長０．５
μｍのゲート電極の形成方法に本発明を適用したもので
ある。
【０００９】まず、図１（ａ）に示すように、ＭＯＳト
ランジスタのゲート酸化膜２を形成したシリコン半導体
基板１上に、ＣＶＤ技術により、温度５８０℃で不純物
をドープしたポリシリコン膜３を２０００Åの厚さに堆
積させ、更に、このポリシリコン膜３の上に、やはりＣ
ＶＤ技術により、温度６７５℃でＣＶＤシリコン酸化膜
４を２５００Åの厚さに堆積させる。
ランジスタのゲート酸化膜２を形成したシリコン半導体
基板１上に、ＣＶＤ技術により、温度５８０℃で不純物
をドープしたポリシリコン膜３を２０００Åの厚さに堆
積させ、更に、このポリシリコン膜３の上に、やはりＣ
ＶＤ技術により、温度６７５℃でＣＶＤシリコン酸化膜
４を２５００Åの厚さに堆積させる。
【００１０】次に、図１（ｂ）に示すように、フォトレ
ジスト５をマスクとして異方性エッチングを行い、ＣＶ
Ｄシリコン酸化膜４をゲート電極パターンに加工すると
ともに、意図的にオーバーエッチングを行い、図示の如
く、ポリシリコン膜３の一部を除去する。この異方性エ
ッチングは、例えば、平行平板型のエッチングチャンバ
ーを用い、雰囲気ＣＦ4 ／ＣＨＦ3 ／Ａｒ＝６０／６０
／８００ｓｃｃｍ、圧力５００ｍTorr、パワー７５０Ｗ
の条件で行う。この時、ポリシリコン膜３の一部をオー
バーエッチングにより除去しておくことで、後の等方性
エッチングのエッチング量制御が容易になる。
ジスト５をマスクとして異方性エッチングを行い、ＣＶ
Ｄシリコン酸化膜４をゲート電極パターンに加工すると
ともに、意図的にオーバーエッチングを行い、図示の如
く、ポリシリコン膜３の一部を除去する。この異方性エ
ッチングは、例えば、平行平板型のエッチングチャンバ
ーを用い、雰囲気ＣＦ4 ／ＣＨＦ3 ／Ａｒ＝６０／６０
／８００ｓｃｃｍ、圧力５００ｍTorr、パワー７５０Ｗ
の条件で行う。この時、ポリシリコン膜３の一部をオー
バーエッチングにより除去しておくことで、後の等方性
エッチングのエッチング量制御が容易になる。
【００１１】次に、図１（ｃ）に示すように、フォトレ
ジスト５を除去した後、ポリシリコン膜３に等方性エッ
チングを施す。この等方性エッチングは、例えば、平行
平板型のエッチングチャンバーを用い、雰囲気ＳＦ6 ＝
５０ｓｃｃｍ、圧力４００ｍTorr、パワー２００Ｗの条
件で行い、図示の如く、パターニングされたＣＶＤシリ
コン酸化膜４のエッジ部からポリシリコン膜３が横方向
にａ＝２５０Å程度削れるまで行う。
ジスト５を除去した後、ポリシリコン膜３に等方性エッ
チングを施す。この等方性エッチングは、例えば、平行
平板型のエッチングチャンバーを用い、雰囲気ＳＦ6 ＝
５０ｓｃｃｍ、圧力４００ｍTorr、パワー２００Ｗの条
件で行い、図示の如く、パターニングされたＣＶＤシリ
コン酸化膜４のエッジ部からポリシリコン膜３が横方向
にａ＝２５０Å程度削れるまで行う。
【００１２】次に、図１（ｄ）に示すように、ＣＶＤシ
リコン酸化膜４をマスクとしてポリシリコン膜３を異方
性エッチングし、ポリシリコン膜３をゲート電極形状に
加工する。この異方性エッチングは、例えば、平行平板
型のエッチングチャンバーを用い、雰囲気Ｈｅ／ＨＢｒ
／Ｃｌ2 ＝４００／１５／２００ｓｃｃｍ、圧力４２５
ｍTorr、パワー２２５Ｗの条件で行う。
リコン酸化膜４をマスクとしてポリシリコン膜３を異方
性エッチングし、ポリシリコン膜３をゲート電極形状に
加工する。この異方性エッチングは、例えば、平行平板
型のエッチングチャンバーを用い、雰囲気Ｈｅ／ＨＢｒ
／Ｃｌ2 ＝４００／１５／２００ｓｃｃｍ、圧力４２５
ｍTorr、パワー２２５Ｗの条件で行う。
【００１３】次に、図１（ｅ）に示すように、拡散炉を
用い、８００〜９００℃、Ｏ2 雰囲気中で３０分間の熱
処理を行い、ポリシリコン膜３の側面を熱酸化する。こ
れにより、ポリシリコン膜３の側面には、約９０Åのポ
リシリコンを消費して約２００Å厚の熱酸化膜６が形成
される。同時に、ＣＶＤシリコン酸化膜４は、熱応力に
より、縦及び横方向に収縮し、横方向にはｂ＝１４０Å
程度収縮する。そして、これにより、図示の如く、ポリ
シリコン膜３の上面の幅とＣＶＤシリコン酸化膜４とが
ほぼ整合する。熱酸化後、イオン注入法により、リン等
の不純物をシリコン半導体基板１表面に導入し、低濃度
の不純物拡散層９をゲート電極３の両側のシリコン半導
体基板１に形成する。
用い、８００〜９００℃、Ｏ2 雰囲気中で３０分間の熱
処理を行い、ポリシリコン膜３の側面を熱酸化する。こ
れにより、ポリシリコン膜３の側面には、約９０Åのポ
リシリコンを消費して約２００Å厚の熱酸化膜６が形成
される。同時に、ＣＶＤシリコン酸化膜４は、熱応力に
より、縦及び横方向に収縮し、横方向にはｂ＝１４０Å
程度収縮する。そして、これにより、図示の如く、ポリ
シリコン膜３の上面の幅とＣＶＤシリコン酸化膜４とが
ほぼ整合する。熱酸化後、イオン注入法により、リン等
の不純物をシリコン半導体基板１表面に導入し、低濃度
の不純物拡散層９をゲート電極３の両側のシリコン半導
体基板１に形成する。
【００１４】次に、図１（ｆ）に示すように、ＣＶＤ技
術により、全面に２０００Å厚のＣＶＤシリコン酸化膜
７を堆積した後、このＣＶＤシリコン酸化膜７に異方性
ドライエッチングによるエッチバックを施し、図１
（ｇ）に示すように、ＣＶＤシリコン酸化膜４及び熱酸
化膜６が形成されたポリシリコン膜３の側面にサイドウ
ォール絶縁膜８を形成する。サイドウォール絶縁膜８形
成後、イオン注入法により、ヒ素等の不純物をシリコン
半導体基板１表面に導入し、高濃度の不純物拡散層１０
をゲート電極３の両側のシリコン半導体基板１に形成す
る。
術により、全面に２０００Å厚のＣＶＤシリコン酸化膜
７を堆積した後、このＣＶＤシリコン酸化膜７に異方性
ドライエッチングによるエッチバックを施し、図１
（ｇ）に示すように、ＣＶＤシリコン酸化膜４及び熱酸
化膜６が形成されたポリシリコン膜３の側面にサイドウ
ォール絶縁膜８を形成する。サイドウォール絶縁膜８形
成後、イオン注入法により、ヒ素等の不純物をシリコン
半導体基板１表面に導入し、高濃度の不純物拡散層１０
をゲート電極３の両側のシリコン半導体基板１に形成す
る。
【００１５】以上に説明した製造方法によれば、異方性
エッチングによりサイドウォール絶縁膜８を形成する
際、ポリシリコン膜３とその上のＣＶＤシリコン酸化膜
４との間に実質的に段差が存在しないので、図示の如
く、サイドウォール絶縁膜８に局所的に膜厚の薄い箇所
が形成されない。従って、このサイドウォール絶縁膜８
からのリーク電流を低減することができる。
エッチングによりサイドウォール絶縁膜８を形成する
際、ポリシリコン膜３とその上のＣＶＤシリコン酸化膜
４との間に実質的に段差が存在しないので、図示の如
く、サイドウォール絶縁膜８に局所的に膜厚の薄い箇所
が形成されない。従って、このサイドウォール絶縁膜８
からのリーク電流を低減することができる。
【００１６】次に、図２を参照して本発明の第２の実施
の形態を説明する。なお、この例も、ゲート長０．５μ
ｍのゲート電極の形成方法に本発明を適用したものであ
る。
の形態を説明する。なお、この例も、ゲート長０．５μ
ｍのゲート電極の形成方法に本発明を適用したものであ
る。
【００１７】まず、図２（ａ）に示すように、ＭＯＳト
ランジスタのゲート酸化膜１２を形成したシリコン半導
体基板１１上に、ＣＶＤ技術により、温度５８０℃で不
純物をドープしたポリシリコン膜１３を２０００Åの厚
さに堆積させ、更に、このポリシリコン膜１３の上に、
やはりＣＶＤ技術により、温度６７５℃でＣＶＤシリコ
ン酸化膜１４を２５００Åの厚さに堆積させる。
ランジスタのゲート酸化膜１２を形成したシリコン半導
体基板１１上に、ＣＶＤ技術により、温度５８０℃で不
純物をドープしたポリシリコン膜１３を２０００Åの厚
さに堆積させ、更に、このポリシリコン膜１３の上に、
やはりＣＶＤ技術により、温度６７５℃でＣＶＤシリコ
ン酸化膜１４を２５００Åの厚さに堆積させる。
【００１８】次に、図２（ｂ）に示すように、フォトレ
ジスト１５をマスクとして異方性エッチングを行い、Ｃ
ＶＤシリコン酸化膜１４をゲート電極パターンに加工す
る。この時、図示の如く、オーバーエッチングを行って
ポリシリコン膜１３の一部を除去しても良いが、本実施
の形態では必ずしもその必要は無い。この異方性エッチ
ングは、例えば、平行平板型のエッチングチャンバーを
用い、雰囲気ＣＦ4 ／ＣＨＦ3 ／Ａｒ＝６０／６０／８
００ｓｃｃｍ、圧力５００ｍTorr、パワー７５０Ｗの条
件で行う。
ジスト１５をマスクとして異方性エッチングを行い、Ｃ
ＶＤシリコン酸化膜１４をゲート電極パターンに加工す
る。この時、図示の如く、オーバーエッチングを行って
ポリシリコン膜１３の一部を除去しても良いが、本実施
の形態では必ずしもその必要は無い。この異方性エッチ
ングは、例えば、平行平板型のエッチングチャンバーを
用い、雰囲気ＣＦ4 ／ＣＨＦ3 ／Ａｒ＝６０／６０／８
００ｓｃｃｍ、圧力５００ｍTorr、パワー７５０Ｗの条
件で行う。
【００１９】次に、図２（ｃ）に示すように、フォトレ
ジスト１５を除去した後、ＣＶＤシリコン酸化膜１４を
マスクとしてポリシリコン膜１３を異方性エッチング
し、ポリシリコン膜１３をゲート電極形状に加工する。
この異方性エッチングは、例えば、平行平板型のエッチ
ングチャンバーを用い、雰囲気Ｈｅ／ＨＢｒ／Ｃｌ2 ＝
４００／１５／２００ｓｃｃｍ、圧力４２５ｍTorr、パ
ワー２２５Ｗの条件で行う。
ジスト１５を除去した後、ＣＶＤシリコン酸化膜１４を
マスクとしてポリシリコン膜１３を異方性エッチング
し、ポリシリコン膜１３をゲート電極形状に加工する。
この異方性エッチングは、例えば、平行平板型のエッチ
ングチャンバーを用い、雰囲気Ｈｅ／ＨＢｒ／Ｃｌ2 ＝
４００／１５／２００ｓｃｃｍ、圧力４２５ｍTorr、パ
ワー２２５Ｗの条件で行う。
【００２０】次に、図２（ｄ）に示すように、ポリシリ
コン膜１３に等方性エッチングを施す。この等方性エッ
チングは、例えば、平行平板型のエッチングチャンバー
を用い、雰囲気ＳＦ6 ＝５０ｓｃｃｍ、圧力４００ｍTo
rr、パワー２００Ｗの条件で行い、図示の如く、パター
ニングされたＣＶＤシリコン酸化膜１４のエッジ部から
ポリシリコン膜１３が横方向にｃ＝２５０Å程度削れる
まで行う。
コン膜１３に等方性エッチングを施す。この等方性エッ
チングは、例えば、平行平板型のエッチングチャンバー
を用い、雰囲気ＳＦ6 ＝５０ｓｃｃｍ、圧力４００ｍTo
rr、パワー２００Ｗの条件で行い、図示の如く、パター
ニングされたＣＶＤシリコン酸化膜１４のエッジ部から
ポリシリコン膜１３が横方向にｃ＝２５０Å程度削れる
まで行う。
【００２１】次に、図２（ｅ）に示すように、拡散炉を
用い、８００〜９００℃、Ｏ2 雰囲気中で３０分間の熱
処理を行い、ポリシリコン膜１３の側面を熱酸化する。
これにより、ポリシリコン膜１３の側面には、約９０Å
のポリシリコンを消費して約２００Å厚の熱酸化膜１６
が形成される。同時に、ＣＶＤシリコン酸化膜１４は、
熱応力により、縦及び横方向に収縮し、横方向にはｄ＝
１４０Å程度収縮する。そして、これにより、図示の如
く、熱酸化膜１６を含んだポリシリコン膜１３の上面の
幅とＣＶＤシリコン酸化膜１４とがほぼ整合する。熱酸
化後、イオン注入法により、リン等の不純物をシリコン
半導体基板１１表面に導入し、低濃度の不純物拡散層１
９をゲート電極１３の両側のシリコン半導体基板１１に
形成する。
用い、８００〜９００℃、Ｏ2 雰囲気中で３０分間の熱
処理を行い、ポリシリコン膜１３の側面を熱酸化する。
これにより、ポリシリコン膜１３の側面には、約９０Å
のポリシリコンを消費して約２００Å厚の熱酸化膜１６
が形成される。同時に、ＣＶＤシリコン酸化膜１４は、
熱応力により、縦及び横方向に収縮し、横方向にはｄ＝
１４０Å程度収縮する。そして、これにより、図示の如
く、熱酸化膜１６を含んだポリシリコン膜１３の上面の
幅とＣＶＤシリコン酸化膜１４とがほぼ整合する。熱酸
化後、イオン注入法により、リン等の不純物をシリコン
半導体基板１１表面に導入し、低濃度の不純物拡散層１
９をゲート電極１３の両側のシリコン半導体基板１１に
形成する。
【００２２】次に、図２（ｆ）に示すように、ＣＶＤ技
術により、全面に２０００Å厚のＣＶＤシリコン酸化膜
１７を堆積した後、このＣＶＤシリコン酸化膜１７に異
方性ドライエッチングによるエッチバックを施し、図２
（ｇ）に示すように、ＣＶＤシリコン酸化膜１４及び熱
酸化膜１６が形成されたポリシリコン膜１３の側面にサ
イドウォール絶縁膜１８を形成する。サイドウォール絶
縁膜１８形成後、イオン注入法により、ヒ素等の不純物
をシリコン半導体基板１１表面に導入し、高濃度の不純
物拡散層２０をゲート電極３の両側のシリコン半導体基
板１１に形成する。
術により、全面に２０００Å厚のＣＶＤシリコン酸化膜
１７を堆積した後、このＣＶＤシリコン酸化膜１７に異
方性ドライエッチングによるエッチバックを施し、図２
（ｇ）に示すように、ＣＶＤシリコン酸化膜１４及び熱
酸化膜１６が形成されたポリシリコン膜１３の側面にサ
イドウォール絶縁膜１８を形成する。サイドウォール絶
縁膜１８形成後、イオン注入法により、ヒ素等の不純物
をシリコン半導体基板１１表面に導入し、高濃度の不純
物拡散層２０をゲート電極３の両側のシリコン半導体基
板１１に形成する。
【００２３】以上に説明した製造方法によれば、異方性
エッチングによりサイドウォール絶縁膜１８を形成する
際、熱酸化膜１６を含んだポリシリコン膜１３とその上
のＣＶＤシリコン酸化膜１４との間に殆ど段差が存在し
ないので、図示の如く、サイドウォール絶縁膜１８に局
所的に膜厚の薄い箇所が形成されない。従って、このサ
イドウォール絶縁膜１８からのリーク電流を低減するこ
とができる。
エッチングによりサイドウォール絶縁膜１８を形成する
際、熱酸化膜１６を含んだポリシリコン膜１３とその上
のＣＶＤシリコン酸化膜１４との間に殆ど段差が存在し
ないので、図示の如く、サイドウォール絶縁膜１８に局
所的に膜厚の薄い箇所が形成されない。従って、このサ
イドウォール絶縁膜１８からのリーク電流を低減するこ
とができる。
【００２４】以上、ＭＯＳトランジスタのゲート電極構
造の形成方法に本発明を適用した例を説明したが、本発
明はフィールドシールド素子分離構造の形成方法にも殆
ど同様にして適用が可能である。
造の形成方法に本発明を適用した例を説明したが、本発
明はフィールドシールド素子分離構造の形成方法にも殆
ど同様にして適用が可能である。
【００２５】また、上述した第２の実施の形態におい
て、ＣＶＤシリコン酸化膜１４として熱収縮率の高いＴ
ＥＯＳ−Ｏ3 系のＣＶＤシリコン酸化膜を用い、図２
（ｄ）の工程におけるポリシリコン膜１３の削れ量ｃを
大きくすれば、フォトリソグラフィ技術の解像度限界以
下のゲート長を有するＭＯＳトランジスタを容易に実現
することができる。また、この手法をフィールドシール
ド素子分離構造に適用した場合には、フォトリソグラフ
ィ技術の解像度限界以下の素子分離幅を実現することが
できる。
て、ＣＶＤシリコン酸化膜１４として熱収縮率の高いＴ
ＥＯＳ−Ｏ3 系のＣＶＤシリコン酸化膜を用い、図２
（ｄ）の工程におけるポリシリコン膜１３の削れ量ｃを
大きくすれば、フォトリソグラフィ技術の解像度限界以
下のゲート長を有するＭＯＳトランジスタを容易に実現
することができる。また、この手法をフィールドシール
ド素子分離構造に適用した場合には、フォトリソグラフ
ィ技術の解像度限界以下の素子分離幅を実現することが
できる。
【００２６】
【発明の効果】本発明によれば、ＭＯＳトランジスタや
フィールドシールド素子分離構造のゲート電極構造にお
けるサイドウォール絶縁膜を良好な形状に形成すること
ができ、サイドウォール絶縁膜に局所的に膜厚の薄い箇
所ができないので、サイドウォール絶縁膜からのリーク
電流を低減させることができ、その結果、半導体装置の
消費電力を低減させることができる。
フィールドシールド素子分離構造のゲート電極構造にお
けるサイドウォール絶縁膜を良好な形状に形成すること
ができ、サイドウォール絶縁膜に局所的に膜厚の薄い箇
所ができないので、サイドウォール絶縁膜からのリーク
電流を低減させることができ、その結果、半導体装置の
消費電力を低減させることができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２】本発明の第２の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３】従来の理想的なゲート電極構造を示す断面図で
ある。
ある。
【図４】従来の実際のゲート電極構造を示す断面図であ
る。
る。
１、１１ シリコン半導体基板 ２、１２ ゲート酸化膜 ３、１３ ポリシリコン膜 ４、１４ ＣＶＤシリコン酸化膜 ５、１５ フォトレジスト ６、１６ 熱酸化膜 ７、１７ ＣＶＤシリコン酸化膜 ８、１８ サイドウォール絶縁膜
Claims (2)
- 【請求項１】 半導体基板の上に第１の絶縁膜を介して
第１の導電膜を形成する工程と、 前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、 異方性エッチングにより前記第２の絶縁膜を所定形状に
加工するとともに、前記第１の導電膜の一部をエッチン
グ除去する工程と、 前記第１の導電膜を等方性エッチングする工程と、 所定形状に加工された前記第２の絶縁膜をマスクとして
前記第１の導電膜を異方性エッチングする工程と、 熱処理により前記第１の導電膜の側面に第３の絶縁膜で
ある熱酸化膜を形成する工程と、 全面に第４の絶縁膜を形成し、前記第４の絶縁膜を異方
性エッチングして、所定形状に加工された前記第２の絶
縁膜及び前記熱酸化膜の形成された前記第１の導電膜の
側面にサイドウォール絶縁膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の上に第１の絶縁膜を介して
第１の導電膜を形成する工程と、 前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、 異方性エッチングにより前記第２の絶縁膜を所定形状に
加工する工程と、 所定形状に加工された前記第２の絶縁膜をマスクとして
前記第１の導電膜を異方性エッチングする工程と、 前記第１の導電膜を等方性エッチングする工程と、 熱処理により前記第１の導電膜の側面に第３の絶縁膜で
ある熱酸化膜を形成する工程と、 全面に第４の絶縁膜を形成し、前記第４の絶縁膜を異方
性エッチングして、所定形状に加工された前記第２の絶
縁膜及び前記熱酸化膜の形成された前記第１の導電膜の
側面にサイドウォール絶縁膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9610296A JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9610296A JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260664A true JPH09260664A (ja) | 1997-10-03 |
Family
ID=14156034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9610296A Withdrawn JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
| KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
-
1996
- 1996-03-26 JP JP9610296A patent/JPH09260664A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
| KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |