JP3071133B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3071133B2 JP3071133B2 JP7270205A JP27020595A JP3071133B2 JP 3071133 B2 JP3071133 B2 JP 3071133B2 JP 7270205 A JP7270205 A JP 7270205A JP 27020595 A JP27020595 A JP 27020595A JP 3071133 B2 JP3071133 B2 JP 3071133B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型コンデン
サを有する半導体集積回路の製造方法に関するものであ
る。
サを有する半導体集積回路の製造方法に関するものであ
る。
【０００２】
【従来の技術】例えば特開昭６２−１６３３５６号公報
には、トランジスタと共にＭＩＳ型コンデンサの集積さ
れた半導体集積回路が詳述されている。つまり図６に有
るように、Ｐ型半導体基板１上のＮ型のエピタキシャル
層２には全面に渡り、酸化膜等の絶縁膜３が被覆され、
Ｐ＋型の分離領域で囲まれて島領域が形成されている。
なお、符号４は、Ｎ＋型の埋込層である。
には、トランジスタと共にＭＩＳ型コンデンサの集積さ
れた半導体集積回路が詳述されている。つまり図６に有
るように、Ｐ型半導体基板１上のＮ型のエピタキシャル
層２には全面に渡り、酸化膜等の絶縁膜３が被覆され、
Ｐ＋型の分離領域で囲まれて島領域が形成されている。
なお、符号４は、Ｎ＋型の埋込層である。
【０００３】この絶縁膜の開孔部には、ＭＩＳ型コンデ
ンサの下層電極となるＮ＋型の下層電極領域５が拡散形
成されており、この開孔部を覆うように全面にＳｉ窒化
膜６が被覆されている。ここでこの文献では、Ｓｉ窒化
膜の膜厚補正のためにエッチング工程が入り、その後
に、１１００度のウェット酸化が１０分間行われてい
る。この酸化の工程で、余剰のＳｉの酸化が行われ、ま
たピンホールに露出しているＳｉを酸化してピンホール
を塞いでいる。またこの酸化により、表面にＳｉ酸化膜
が４０オングストローム程度に成長している。
ンサの下層電極となるＮ＋型の下層電極領域５が拡散形
成されており、この開孔部を覆うように全面にＳｉ窒化
膜６が被覆されている。ここでこの文献では、Ｓｉ窒化
膜の膜厚補正のためにエッチング工程が入り、その後
に、１１００度のウェット酸化が１０分間行われてい
る。この酸化の工程で、余剰のＳｉの酸化が行われ、ま
たピンホールに露出しているＳｉを酸化してピンホール
を塞いでいる。またこの酸化により、表面にＳｉ酸化膜
が４０オングストローム程度に成長している。
【０００４】続いて、必要によってはＳｉ窒化膜６の上
面にポリＳｉが被覆され、更に、ＲＩＥやＣＤＥ等のド
ライエッチング技術により、パターニングされて形成さ
れていた。続いて、図７の如く半導体基板には、例えば
シリコン窒化膜等のパシベーション膜７を被覆し、ＭＩ
Ｓ型コンデンサの上層電極領域および下層電極領域のコ
ンタクト領域８，９をエッチングにより形成し、最後
に、金属材料、例えばＡｌより成る電極が形成されてい
る。
面にポリＳｉが被覆され、更に、ＲＩＥやＣＤＥ等のド
ライエッチング技術により、パターニングされて形成さ
れていた。続いて、図７の如く半導体基板には、例えば
シリコン窒化膜等のパシベーション膜７を被覆し、ＭＩ
Ｓ型コンデンサの上層電極領域および下層電極領域のコ
ンタクト領域８，９をエッチングにより形成し、最後
に、金属材料、例えばＡｌより成る電極が形成されてい
る。
【０００５】
【発明が解決しようとする課題】前述した工程は、本来
Ｓｉ窒化膜６の形成工程に於いて、Ｓｉの未反応物質、
反応途中の物質等の完全に反応されていない物質が存在
するために、積極的にこの完全に反応されていない物質
を酸化し、ショートや膜特性の劣化等を防ごうとする主
旨のものである。
Ｓｉ窒化膜６の形成工程に於いて、Ｓｉの未反応物質、
反応途中の物質等の完全に反応されていない物質が存在
するために、積極的にこの完全に反応されていない物質
を酸化し、ショートや膜特性の劣化等を防ごうとする主
旨のものである。
【０００６】しかし酸化の前にエッチング工程があれ
ば、当然未反応物質がエッチングされピンホールが生成
されショート等の問題が有るが、熱酸化を経てもエッチ
ング工程があるとこのピンホールがふさがった状態にあ
るとは断言できないことも判った。つまり調査研究をし
続けてゆくに従い、熱処理、酸化工程およびエッチング
工程を経ることが、ＭＩＳ型コンデンサの特性にとって
非常に悪いことが判ってきた。
ば、当然未反応物質がエッチングされピンホールが生成
されショート等の問題が有るが、熱酸化を経てもエッチ
ング工程があるとこのピンホールがふさがった状態にあ
るとは断言できないことも判った。つまり調査研究をし
続けてゆくに従い、熱処理、酸化工程およびエッチング
工程を経ることが、ＭＩＳ型コンデンサの特性にとって
非常に悪いことが判ってきた。
【０００７】一方、完全に反応されていない物質として
は、全て解明されていないが、Ｓｉ、Ｓｉ−Ｏ−Ｎ等が
ある。従って熱処理と酸化工程が加わる熱酸化膜の生成
工程では、Ｓｉが酸化されてＳｉＯ２に、Ｓｉ−Ｏ−Ｎ
がＳｉＯ２、SｉＮになり、材質が異なるため構造的に
弱いところが拡大し、窒化膜の誘電体特性を悪化させる
問題があった。従来例では、ポリＳｉでカバーされてい
るので問題はないが、Ｓｉ窒化膜の形成後、この膜をエ
ッチングすると、この構造的に弱いところが積極的に除
去され（ＳｉＯ２は、フッ酸で簡単に除去されてしま
う）、大きなピンホールを形成し上層に形成した導電材
（ここではポリＳｉ層１０と下層拡散領域７）が短絡し
てしまう問題があった。
は、全て解明されていないが、Ｓｉ、Ｓｉ−Ｏ−Ｎ等が
ある。従って熱処理と酸化工程が加わる熱酸化膜の生成
工程では、Ｓｉが酸化されてＳｉＯ２に、Ｓｉ−Ｏ−Ｎ
がＳｉＯ２、SｉＮになり、材質が異なるため構造的に
弱いところが拡大し、窒化膜の誘電体特性を悪化させる
問題があった。従来例では、ポリＳｉでカバーされてい
るので問題はないが、Ｓｉ窒化膜の形成後、この膜をエ
ッチングすると、この構造的に弱いところが積極的に除
去され（ＳｉＯ２は、フッ酸で簡単に除去されてしま
う）、大きなピンホールを形成し上層に形成した導電材
（ここではポリＳｉ層１０と下層拡散領域７）が短絡し
てしまう問題があった。
【０００８】つまりエッチングや熱酸化によりＳｉが絶
縁層に成って特性が向上されるのではなく、かえって特
性を悪化させることが判った。また熱処理が加わること
により、Ｓｉ−Ｏ−Ｎが一部は、ＳｉＯ２に、また一部
がＳｉＮになるため誘電体特性を劣化させ、エッチング
工程により、やはりピンホールが形成されてしまう問題
があった。
縁層に成って特性が向上されるのではなく、かえって特
性を悪化させることが判った。また熱処理が加わること
により、Ｓｉ−Ｏ−Ｎが一部は、ＳｉＯ２に、また一部
がＳｉＮになるため誘電体特性を劣化させ、エッチング
工程により、やはりピンホールが形成されてしまう問題
があった。
【０００９】特に図７では、パシベーションを主の目的
として、ＣＶＤ法によりＳｉを主体とする絶縁層、例え
ばＳｉ酸化膜やＳｉ窒化膜７が形成され、その後には、
膜の緻密化を主の目的としてベイキング処理が施されて
いた。前述したように、熱処理によりかえって絶縁層７
をエッチングしやすくし、しかもコンタクト９が完全に
開くまで絶縁層７は、オーバーエッチングされ誘電体層
６がエッチング液に長い間さらされるため、ピンホール
等の形成により耐圧が低下する問題があった。
として、ＣＶＤ法によりＳｉを主体とする絶縁層、例え
ばＳｉ酸化膜やＳｉ窒化膜７が形成され、その後には、
膜の緻密化を主の目的としてベイキング処理が施されて
いた。前述したように、熱処理によりかえって絶縁層７
をエッチングしやすくし、しかもコンタクト９が完全に
開くまで絶縁層７は、オーバーエッチングされ誘電体層
６がエッチング液に長い間さらされるため、ピンホール
等の形成により耐圧が低下する問題があった。
【００１０】
【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、半導体層に形成されたＭＩＳ型コンデン
サの下層電極領域上に誘電体層であるＳｉ窒化膜を形成
し、このＳｉ窒化膜と前記半導体層の間に形成された絶
縁層をエッチングしてコンタクト孔を形成する半導体集
積回路の製造方法に於いて、前記誘電体層を、等方性の
ケミカルドライエッチングでパターニングし、前記コン
タクト孔は、スチーム処理した後ウェットエッチングに
より開口することで解決するものである。
鑑みてなされ、半導体層に形成されたＭＩＳ型コンデン
サの下層電極領域上に誘電体層であるＳｉ窒化膜を形成
し、このＳｉ窒化膜と前記半導体層の間に形成された絶
縁層をエッチングしてコンタクト孔を形成する半導体集
積回路の製造方法に於いて、前記誘電体層を、等方性の
ケミカルドライエッチングでパターニングし、前記コン
タクト孔は、スチーム処理した後ウェットエッチングに
より開口することで解決するものである。
【００１１】更に、所望のＩＣの拡散領域およびＭＩＳ
型コンデンサの下層電極領域を有する半導体層上に全面
に渡り実質均一なＣＶＤによる絶縁膜を形成し、熱処理
を加えることで緻密な膜を形成する工程と、前記絶縁膜
をエッチングして前記下層電極領域を露出させる工程
と、前記露出領域を含めた前記半導体層全面にＳｉ窒化
膜をＣＶＤ法により形成し、レジストで所定の領域を保
護しながらフッ素を含むドライエッチングガスでエッチ
ングする工程と、前記半導体層表面をスチーム処理して
フッ素ガスを除去し、レジストでカバーされたシリコン
窒化膜の近傍に位置する前記下層電極領域のコンタクト
領域をウェットエッチングにより露出する工程と前記シ
リコン窒化膜および前記下層電極領域のコンタクト領域
を含め電極を形成する工程とを少なくとも有する事で解
決するものである。
型コンデンサの下層電極領域を有する半導体層上に全面
に渡り実質均一なＣＶＤによる絶縁膜を形成し、熱処理
を加えることで緻密な膜を形成する工程と、前記絶縁膜
をエッチングして前記下層電極領域を露出させる工程
と、前記露出領域を含めた前記半導体層全面にＳｉ窒化
膜をＣＶＤ法により形成し、レジストで所定の領域を保
護しながらフッ素を含むドライエッチングガスでエッチ
ングする工程と、前記半導体層表面をスチーム処理して
フッ素ガスを除去し、レジストでカバーされたシリコン
窒化膜の近傍に位置する前記下層電極領域のコンタクト
領域をウェットエッチングにより露出する工程と前記シ
リコン窒化膜および前記下層電極領域のコンタクト領域
を含め電極を形成する工程とを少なくとも有する事で解
決するものである。
【００１２】本発明に依れば、誘電体層であるＳｉ窒化
膜の形成の前に、パシベーション膜である絶縁膜形成お
よびこの膜の絶縁膜緻密化のための熱処理を行うので、
この誘電体層（Ｓｉ窒化膜）に悪影響を与える熱処理を
省略できる。一方、窒化膜のパターニングは、ウェット
の場合、リン酸系のエッチング液を使い、温度が１７０
度程度にも上がることからこれに耐えうるレジスト膜が
無い問題があった。そのため、膜厚の薄さ、スループッ
トを考えて、等方性のケミカルドライエッチングが採用
される。
膜の形成の前に、パシベーション膜である絶縁膜形成お
よびこの膜の絶縁膜緻密化のための熱処理を行うので、
この誘電体層（Ｓｉ窒化膜）に悪影響を与える熱処理を
省略できる。一方、窒化膜のパターニングは、ウェット
の場合、リン酸系のエッチング液を使い、温度が１７０
度程度にも上がることからこれに耐えうるレジスト膜が
無い問題があった。そのため、膜厚の薄さ、スループッ
トを考えて、等方性のケミカルドライエッチングが採用
される。
【００１３】一方、コンタクトのエッチングもスループ
ットの点からウェットエッチングが採用される。しかし
このケミカルドライエッチングの際に使用するエッチン
グガスが残留し、ウェットエッチングの際にフッ素がフ
ッ酸水溶液となり、レジスト剥離等を誘発するため、前
もってスチーム処理してフッ素を除去している。従って
下層電極領域のコンタクト孔のエッチングの時に、レジ
ストの密着性を向上させることができ、誘電体層劣化を
招くようなフッ酸水溶液にさらされることがない。
ットの点からウェットエッチングが採用される。しかし
このケミカルドライエッチングの際に使用するエッチン
グガスが残留し、ウェットエッチングの際にフッ素がフ
ッ酸水溶液となり、レジスト剥離等を誘発するため、前
もってスチーム処理してフッ素を除去している。従って
下層電極領域のコンタクト孔のエッチングの時に、レジ
ストの密着性を向上させることができ、誘電体層劣化を
招くようなフッ酸水溶液にさらされることがない。
【００１４】
【発明の実施の形態】以下に本発明の製造方法を詳述す
る。先ず、Ｐ型シリコン半導体基板２１の表面に熱酸化
膜を形成した後、Ｎ＋型埋込み層の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープし、約１０００度程度で数時間程度
拡散する。
る。先ず、Ｐ型シリコン半導体基板２１の表面に熱酸化
膜を形成した後、Ｎ＋型埋込み層の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープし、約１０００度程度で数時間程度
拡散する。
【００１５】続いて、前記熱酸化膜を全面に渡り除去し
た後に、再度〜４００オングストローム程度の熱酸化膜
を形成し直し、Ｐ＋型の上下分離領域 の下側の拡散領
域の形成予定領域上が露出するように、熱酸化膜の上に
ホトレジスト膜を形成し、この開口部を介してＰ型の不
純物であるボロンをイオン注入する。ここでは、イオン
注入以外に酸化膜を開口し、デポジーションで拡散して
も良い。
た後に、再度〜４００オングストローム程度の熱酸化膜
を形成し直し、Ｐ＋型の上下分離領域 の下側の拡散領
域の形成予定領域上が露出するように、熱酸化膜の上に
ホトレジスト膜を形成し、この開口部を介してＰ型の不
純物であるボロンをイオン注入する。ここでは、イオン
注入以外に酸化膜を開口し、デポジーションで拡散して
も良い。
【００１６】次に前記ホトレジスト膜を除去した後、若
干の熱拡散を経て、図１のように、前記半導体基板２１
上に周知の気相成長法によって比抵抗０．１〜５Ω・cm
のＮ型のエピタキシャル層２２を約４μｍの厚さに形成
する。この時は、先にドープした不純物は上下方向に若
干拡散されている。次に、温度約１０００℃、数分の熱
酸化によって、前記エピタキシャル層２２表面に、５０
０オングストローム程度の熱酸化膜を形成した後、この
半導体基板全体を約１０００℃、約１〜２時間の条件で
処理して、先にドープした不純物を再拡散する。
干の熱拡散を経て、図１のように、前記半導体基板２１
上に周知の気相成長法によって比抵抗０．１〜５Ω・cm
のＮ型のエピタキシャル層２２を約４μｍの厚さに形成
する。この時は、先にドープした不純物は上下方向に若
干拡散されている。次に、温度約１０００℃、数分の熱
酸化によって、前記エピタキシャル層２２表面に、５０
０オングストローム程度の熱酸化膜を形成した後、この
半導体基板全体を約１０００℃、約１〜２時間の条件で
処理して、先にドープした不純物を再拡散する。
【００１７】従って前記下側の拡散領域２３は、前記エ
ピタキシャル層２２の約半分以上（基板表面から約３μ
ｍ）まで上方拡散される。また本工程は、酸素雰囲気、
Ｎ２雰囲気およびスチーム雰囲気で上拡散され、エピタ
キシャル層２２表面の熱酸化膜２４は数千オングストロ
ームの厚さまで成長する。尚、図番２５は、埋込み層で
ある。
ピタキシャル層２２の約半分以上（基板表面から約３μ
ｍ）まで上方拡散される。また本工程は、酸素雰囲気、
Ｎ２雰囲気およびスチーム雰囲気で上拡散され、エピタ
キシャル層２２表面の熱酸化膜２４は数千オングストロ
ームの厚さまで成長する。尚、図番２５は、埋込み層で
ある。
【００１８】続いて、図２の如く、予定の上下分離領域
の上側の拡散領域および予定のベース領域に対応する前
記熱酸化膜２４に不純物の導入孔２６，２７を形成する
工程がある。ここではポジ型レジスト膜をマスクとし、
ドライエッチングによって形成する。この後、エピタキ
シャル層２２の露出している開孔領域をダミー酸化し
て、ダミー酸化膜を形成する。このダミー酸化膜は、後
のイオン注入工程によるエピタキシャル層２２のダメー
ジを減少し、またイオンをランダムに分散して均一に注
入するために用いる。
の上側の拡散領域および予定のベース領域に対応する前
記熱酸化膜２４に不純物の導入孔２６，２７を形成する
工程がある。ここではポジ型レジスト膜をマスクとし、
ドライエッチングによって形成する。この後、エピタキ
シャル層２２の露出している開孔領域をダミー酸化し
て、ダミー酸化膜を形成する。このダミー酸化膜は、後
のイオン注入工程によるエピタキシャル層２２のダメー
ジを減少し、またイオンをランダムに分散して均一に注
入するために用いる。
【００１９】続いて、前記予定のベース領域上の前記導
入孔２７にマスクを設け、不純物を拡散して前記上側の
拡散領域２８を形成する。ここでは注入イオンのブロッ
クが可能なレジスト膜、いわゆるマスクを全面に被覆し
た後、前記上側の拡散領域２８に対応するマスクを除去
し、Ｐ型の不純物であるボロンを所定条件で注入し、上
側の拡散領域２８を形成する。
入孔２７にマスクを設け、不純物を拡散して前記上側の
拡散領域２８を形成する。ここでは注入イオンのブロッ
クが可能なレジスト膜、いわゆるマスクを全面に被覆し
た後、前記上側の拡散領域２８に対応するマスクを除去
し、Ｐ型の不純物であるボロンを所定条件で注入し、上
側の拡散領域２８を形成する。
【００２０】その後、前記マスクの除去、所定の熱処理
を行ない、前記上側の拡散領域２８を下側の拡散領域２
３へ到達させる。本工程では、上下分離領域の下側の拡
散領域２３をエピタキシャル層２２の厚みの半分以上は
い上げて拡散した後に上側の拡散領域２８を拡散してい
るので、上側の拡散領域２８の拡散深さを約１μｍ程度
と浅くでき、その拡散時間を約１０００℃、１時間に短
縮できる。このため上側の拡散領域の横方向拡散を約１
μｍと大幅に抑制でき、上側の拡散領域２８の表面占有
面積を大幅に縮小できる。
を行ない、前記上側の拡散領域２８を下側の拡散領域２
３へ到達させる。本工程では、上下分離領域の下側の拡
散領域２３をエピタキシャル層２２の厚みの半分以上は
い上げて拡散した後に上側の拡散領域２８を拡散してい
るので、上側の拡散領域２８の拡散深さを約１μｍ程度
と浅くでき、その拡散時間を約１０００℃、１時間に短
縮できる。このため上側の拡散領域の横方向拡散を約１
μｍと大幅に抑制でき、上側の拡散領域２８の表面占有
面積を大幅に縮小できる。
【００２１】従って、上下分離領域はエピタキシャル層
２２の厚みの半分より小さい長さ、つまりエピタキシャ
ル層表面から浅い位置で連結され、且つ下側の拡散領域
２３は上側の拡散領域２８より幅広に形成される。とこ
ろが、集積度はエピタキシャル層２２表面での占有面積
で決まるので、上下分離領域の占有面積は下側の拡散領
域によらず上側の拡散領域で決まる。よって、上側の拡
散領域の横方向拡散を大幅に抑えたので、上下分離領域
の占有面積を大幅に減少できる。また、上側の拡散領域
より下側の拡散領域を幅広にしたので、多少のマスクず
れ等があっても完全な接合分離が得られる。
２２の厚みの半分より小さい長さ、つまりエピタキシャ
ル層表面から浅い位置で連結され、且つ下側の拡散領域
２３は上側の拡散領域２８より幅広に形成される。とこ
ろが、集積度はエピタキシャル層２２表面での占有面積
で決まるので、上下分離領域の占有面積は下側の拡散領
域によらず上側の拡散領域で決まる。よって、上側の拡
散領域の横方向拡散を大幅に抑えたので、上下分離領域
の占有面積を大幅に減少できる。また、上側の拡散領域
より下側の拡散領域を幅広にしたので、多少のマスクず
れ等があっても完全な接合分離が得られる。
【００２２】しかも図２の如く、一度に不純物の導入孔
２６，２７を決めているので、上側の拡散領域の形成位
置はこの導入孔２６の端部で決められる。それ故ベース
領域と上拡散層との位置合わせによる余裕を省くことが
できる。続いて、前記全ての導入孔２６，２７から不純
物を拡散して前記ベース領域２９を形成する工程があ
る。
２６，２７を決めているので、上側の拡散領域の形成位
置はこの導入孔２６の端部で決められる。それ故ベース
領域と上拡散層との位置合わせによる余裕を省くことが
できる。続いて、前記全ての導入孔２６，２７から不純
物を拡散して前記ベース領域２９を形成する工程があ
る。
【００２３】ここでは、前工程でマスクが全て除去さ
れ、前記上側の拡散領域２８、ベース領域２９の導入孔
２６，２７が露出される。この状態でボロン(B)をイオ
ン注入する。従ってベース領域２９が形成され、しかも
同時に上側の拡散領域２８に再度不純物が導入され、分
離領域のインピーダンスを下げている。
れ、前記上側の拡散領域２８、ベース領域２９の導入孔
２６，２７が露出される。この状態でボロン(B)をイオ
ン注入する。従ってベース領域２９が形成され、しかも
同時に上側の拡散領域２８に再度不純物が導入され、分
離領域のインピーダンスを下げている。
【００２４】続いてエミッタ領域３０および下層電極領
域３１を形成する工程がある。続いて全面に形成されて
いるマスクと成った熱酸化膜２４を除去し、絶縁膜３２
を形成する工程がある。また熱酸化膜を除去せず絶縁膜
３２を形成しても良い。ここではノンドープのシリコン
酸化膜、リンドープのシリコン酸化膜を夫れ夫れ数千オ
ングストローム積層し、全面の膜厚にあまり差が生じな
いようにしている。（シリコン酸化膜が部分的に薄いた
め、ある導入孔が完全に開くまでには、別のコンタクト
孔のエピタキシャル層がエッチングされてしまう。その
ために、前述の如く、シリコン酸化膜を形成し直し、膜
厚差を無くしてエピタキシャル層のエッチングを防止し
ている。またこの２種類の膜は、膜の接合性、金属イオ
ンのエピタキシャル層への浸入等を防止しているもので
あり、これを考える必要がなければ、いわゆる半導体絶
縁膜、例えばＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を１層
で達成しても良い。
域３１を形成する工程がある。続いて全面に形成されて
いるマスクと成った熱酸化膜２４を除去し、絶縁膜３２
を形成する工程がある。また熱酸化膜を除去せず絶縁膜
３２を形成しても良い。ここではノンドープのシリコン
酸化膜、リンドープのシリコン酸化膜を夫れ夫れ数千オ
ングストローム積層し、全面の膜厚にあまり差が生じな
いようにしている。（シリコン酸化膜が部分的に薄いた
め、ある導入孔が完全に開くまでには、別のコンタクト
孔のエピタキシャル層がエッチングされてしまう。その
ために、前述の如く、シリコン酸化膜を形成し直し、膜
厚差を無くしてエピタキシャル層のエッチングを防止し
ている。またこの２種類の膜は、膜の接合性、金属イオ
ンのエピタキシャル層への浸入等を防止しているもので
あり、これを考える必要がなければ、いわゆる半導体絶
縁膜、例えばＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を１層
で達成しても良い。
【００２５】続いて、前記膜３２は、膜の緻密度を向上
させるために、デンシファイと称する酸素雰囲気内で８
００度、約１時間の酸化処理がある。このデンシファイ
工程は、本発明の特徴であり、窒化膜成膜前に行うこと
がポイントとなる。つまりＳｉ窒化膜の形成前にデンシ
ファイするので、Ｓｉ窒化膜の前述したような組成変化
を抑制させることができる。以下図３参照。
させるために、デンシファイと称する酸素雰囲気内で８
００度、約１時間の酸化処理がある。このデンシファイ
工程は、本発明の特徴であり、窒化膜成膜前に行うこと
がポイントとなる。つまりＳｉ窒化膜の形成前にデンシ
ファイするので、Ｓｉ窒化膜の前述したような組成変化
を抑制させることができる。以下図３参照。
【００２６】更に、ネガ型のホトレジスト膜を使って、
ＭＩＳ型容量素子の予定の誘電体薄膜が形成されるシリ
コン酸化膜３２を除去し、誘電体薄膜３３を形成する工
程がある。ここでシリコン酸化膜３２は、ウエットエッ
チングにより開口され、全面に数百オングストロームの
シリコン窒化膜３３（および数千オングストロームのポ
リＳｉ）が減圧ＣＶＤで形成され、そしてケミカルドラ
イエッチングによって図４の如くエッチングされる。こ
こでポリＳｉ形成は、省略されても良い。
ＭＩＳ型容量素子の予定の誘電体薄膜が形成されるシリ
コン酸化膜３２を除去し、誘電体薄膜３３を形成する工
程がある。ここでシリコン酸化膜３２は、ウエットエッ
チングにより開口され、全面に数百オングストロームの
シリコン窒化膜３３（および数千オングストロームのポ
リＳｉ）が減圧ＣＶＤで形成され、そしてケミカルドラ
イエッチングによって図４の如くエッチングされる。こ
こでポリＳｉ形成は、省略されても良い。
【００２７】特に採用する理由としては、Ｓｉ窒化膜３
３を全面に形成した後、別にエッチング工程を経ず直ち
にポリＳｉ膜を生成することにある。つまりＳｉ窒化膜
の中には、完全に反応されていない物質Ｓｉ−Ｏ−Ｎが
程度の差は有るが必ず存在しているために、酸化が発生
しないようにポリＳｉ膜を形成すれば、この後酸化雰囲
気にさらされてもＳｉ窒化膜の中の未反応物質は、酸化
されない。またポリＳｉがあるために、エッチング液に
さらされないため除去されることもない。
３を全面に形成した後、別にエッチング工程を経ず直ち
にポリＳｉ膜を生成することにある。つまりＳｉ窒化膜
の中には、完全に反応されていない物質Ｓｉ−Ｏ−Ｎが
程度の差は有るが必ず存在しているために、酸化が発生
しないようにポリＳｉ膜を形成すれば、この後酸化雰囲
気にさらされてもＳｉ窒化膜の中の未反応物質は、酸化
されない。またポリＳｉがあるために、エッチング液に
さらされないため除去されることもない。
【００２８】ここで、Ｓｉ窒化膜とポリＳｉは、減圧Ｃ
ＶＤで成膜されるが、非酸化性雰囲気で、しかも連続で
成膜されることにより、Ｓｉ窒化膜成膜後に非酸化正雰
囲気で直ちにこの上に成膜する事ができる。一方、前記
ケミカルドライエッチングは、フッ素系エッチング材料
によりエッチングされ、この後ベイキング処理が行われ
る。
ＶＤで成膜されるが、非酸化性雰囲気で、しかも連続で
成膜されることにより、Ｓｉ窒化膜成膜後に非酸化正雰
囲気で直ちにこの上に成膜する事ができる。一方、前記
ケミカルドライエッチングは、フッ素系エッチング材料
によりエッチングされ、この後ベイキング処理が行われ
る。
【００２９】本工程は本発明の特徴とするところであ
り、このフッ素系エッチング材料は、Ｓｉ窒化膜をエッ
チングするがポリＳｉでカバーされているためにこのエ
ッチングの問題が無くなる。またポリＳｉが無くとも誘
電体膜はレジスト３４で覆われているのでエッチングの
問題はなくなる。またここでＳｉ窒化膜のエッチング方
法は、湿式、ドライの２つがあるが、ここではケミカル
ドライエッチングを採用している。その理由は、湿式の
場合、エッチング液としてリン酸系の水溶液を使用する
ので、水溶液温度が１７０度にも上昇し、これに完全に
耐え得るようなレジスト膜が現状無いため、またスルー
プットや製造コストを考えた場合、誘電体膜が１５００
オングストローム程度と非常に薄いため、異方性よりも
等方性のケミカルドライエッチング装置を採用した方が
スループットは高く、コストは下がるためである。また
しかしドライエッチングガスとしてＣＦ4＋Ｏ2を採用し
た場合、半導体層表面にフッ酸が残留している。このこ
とが次の工程において問題となる。
り、このフッ素系エッチング材料は、Ｓｉ窒化膜をエッ
チングするがポリＳｉでカバーされているためにこのエ
ッチングの問題が無くなる。またポリＳｉが無くとも誘
電体膜はレジスト３４で覆われているのでエッチングの
問題はなくなる。またここでＳｉ窒化膜のエッチング方
法は、湿式、ドライの２つがあるが、ここではケミカル
ドライエッチングを採用している。その理由は、湿式の
場合、エッチング液としてリン酸系の水溶液を使用する
ので、水溶液温度が１７０度にも上昇し、これに完全に
耐え得るようなレジスト膜が現状無いため、またスルー
プットや製造コストを考えた場合、誘電体膜が１５００
オングストローム程度と非常に薄いため、異方性よりも
等方性のケミカルドライエッチング装置を採用した方が
スループットは高く、コストは下がるためである。また
しかしドライエッチングガスとしてＣＦ4＋Ｏ2を採用し
た場合、半導体層表面にフッ酸が残留している。このこ
とが次の工程において問題となる。
【００３０】つまり、下層電極領域のコンタクト孔のエ
ッチングも、スループットを考えてウェットエッチング
が採用されるが、このエッチング液の中に前記残留フッ
素が溶けてフッ酸水溶液となり、エッチングの際に使用
するレジストの密着性を悪化させ、本来レジストで保護
すべき膜の劣化を招いてしまう。つまりポリＳｉが上に
あるものはポリＳｉやＳｉ窒化膜に、当然Ｓｉ窒化膜だ
けで有ればＳｉ窒化膜にフッ酸水溶液が浸食してゆきＳ
ｉ窒化膜の劣化を招くことになる。
ッチングも、スループットを考えてウェットエッチング
が採用されるが、このエッチング液の中に前記残留フッ
素が溶けてフッ酸水溶液となり、エッチングの際に使用
するレジストの密着性を悪化させ、本来レジストで保護
すべき膜の劣化を招いてしまう。つまりポリＳｉが上に
あるものはポリＳｉやＳｉ窒化膜に、当然Ｓｉ窒化膜だ
けで有ればＳｉ窒化膜にフッ酸水溶液が浸食してゆきＳ
ｉ窒化膜の劣化を招くことになる。
【００３１】そのため、窒化膜に熱を加えることは本発
明の主旨と逆になるが、レジストを被覆する前に約９０
０度のスチームを１０分程度吹き付けて半導体層表面の
フッ酸を除去してからレジストを被着している。従っ
て、フッ酸の除去作業により、誘電体層あるいは誘電体
層＋ポリＳｉ層の膜を劣化させることなくコンタクト孔
を開口することができる。
明の主旨と逆になるが、レジストを被覆する前に約９０
０度のスチームを１０分程度吹き付けて半導体層表面の
フッ酸を除去してからレジストを被着している。従っ
て、フッ酸の除去作業により、誘電体層あるいは誘電体
層＋ポリＳｉ層の膜を劣化させることなくコンタクト孔
を開口することができる。
【００３２】続いて、前述したように全面にホトレジス
ト膜を形成し、湿式エッチングによって、予定のエミッ
タ領域、ベースコンタクト領域、予定のコレクタコンタ
クト領域およびＭＩＳ型コンデンサのコンタクト領域を
除去し、開孔部３４〜３７を形成し、開孔部の露出面を
ライトエッチングをした後、図５の如くアルミニウム電
極を形成している。
ト膜を形成し、湿式エッチングによって、予定のエミッ
タ領域、ベースコンタクト領域、予定のコレクタコンタ
クト領域およびＭＩＳ型コンデンサのコンタクト領域を
除去し、開孔部３４〜３７を形成し、開孔部の露出面を
ライトエッチングをした後、図５の如くアルミニウム電
極を形成している。
【００３３】従って、エミッタ領域、ベースコンタクト
領域、コレクタコンタクト領域、下層拡散領域のコンタ
クト領域の開孔部には、エミッタ電極、ベース電極、コ
レクタ電極および下層電極が形成され、およびＭＩＳ型
コンデンサの上層電極６１がオーミックコンタクトされ
て形成される。
領域、コレクタコンタクト領域、下層拡散領域のコンタ
クト領域の開孔部には、エミッタ電極、ベース電極、コ
レクタ電極および下層電極が形成され、およびＭＩＳ型
コンデンサの上層電極６１がオーミックコンタクトされ
て形成される。
【００３４】
【発明の効果】以上の説明からも明らかな様に、第１
に、ＣＶＤ法による絶縁膜の緻密化のための熱処理は、
誘電体層の形成前に行うので、誘電体層の劣化を防止す
ることができる。また誘電体膜のパターニング後、スチ
ーム処理にて前記パターニングの時に使用したガスを除
去できるので、下層電極領域のコンタクト孔のエッチン
グの時にレジスト剥離の無い状態でウェットエッチング
が可能となる。
に、ＣＶＤ法による絶縁膜の緻密化のための熱処理は、
誘電体層の形成前に行うので、誘電体層の劣化を防止す
ることができる。また誘電体膜のパターニング後、スチ
ーム処理にて前記パターニングの時に使用したガスを除
去できるので、下層電極領域のコンタクト孔のエッチン
グの時にレジスト剥離の無い状態でウェットエッチング
が可能となる。
【００３５】従って、レジスト剥離の無い状態でエッチ
ングできるために、絶縁膜のピンホールによる電極ショ
ート、コンタクト孔形状の不良等がなく歩留まりの高い
製品が製造できる。
ングできるために、絶縁膜のピンホールによる電極ショ
ート、コンタクト孔形状の不良等がなく歩留まりの高い
製品が製造できる。
【図１】本発明の製造方法を説明する断面図である。
【図２】本発明の製造方法を説明する断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】従来の製造方法を説明する断面図である。
【図７】従来の製造方法を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−163356（ＪＰ，Ａ) 特開 平２−305463（ＪＰ，Ａ) 特開 平１−189951（ＪＰ，Ａ) 特開 昭60−38854（ＪＰ，Ａ) 特開 昭52−29174（ＪＰ，Ａ) 特開 昭59−168643（ＪＰ，Ａ) 特開 平５−259133（ＪＰ，Ａ) 特開 平７−37866（ＪＰ，Ａ) 特開 平３−41728（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 半導体層に形成されたＭＩＳ型コンデン
サの下層電極領域上に誘電体層であるＳｉ窒化膜を形成
し、このＳｉ窒化膜と前記半導体層の間に形成された絶
縁層をエッチングしてコンタクト孔を形成する半導体集
積回路の製造方法に於いて、 前記絶縁層の形成後熱処理を行い、この膜を緻密膜と
し、前記誘電体層は、等方性のケミカルドライエッチン
グでパターニングされ、この後の前記コンタクト孔形成
は、スチーム処理した後ウェットエッチングにより開口
されることを特徴とした半導体集積回路の製造方法。 - 【請求項２】 所望のＩＣの拡散領域およびＭＩＳ型コ
ンデンサの下層電極領域を有する半導体層上に全面に渡
り実質均一なＣＶＤによる絶縁膜を形成し、熱処理を加
えて緻密膜を形成する工程と、 前記絶縁膜をエッチングして前記下層電極領域を露出さ
せる工程と、 前記露出領域を含めた前記半導体層全面にＳｉ窒化膜を
ＣＶＤ法により形成し、レジストで所定の領域を保護し
ながらフッ素を含むドライエッチングガスでエッチング
する工程と、 前記半導体層表面をスチーム処理してフッ素ガスを除去
し、レジストでカバーされたシリコン窒化膜の近傍に位
置する前記下層電極領域のコンタクト領域をウェットエ
ッチングにより露出する工程と前記シリコン窒化膜およ
び前記下層電極領域のコンタクト領域を含め電極を形成
する工程とを少なくとも有した半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270205A JP3071133B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270205A JP3071133B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116099A JPH09116099A (ja) | 1997-05-02 |
| JP3071133B2 true JP3071133B2 (ja) | 2000-07-31 |
Family
ID=17483002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7270205A Expired - Fee Related JP3071133B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071133B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013114587A1 (ja) * | 2012-02-01 | 2013-08-08 | パイオニア株式会社 | 基板デバイスの製造方法及び基板デバイス |
-
1995
- 1995-10-18 JP JP7270205A patent/JP3071133B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116099A (ja) | 1997-05-02 |
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