JP2630204B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2630204B2 JP2630204B2 JP5184554A JP18455493A JP2630204B2 JP 2630204 B2 JP2630204 B2 JP 2630204B2 JP 5184554 A JP5184554 A JP 5184554A JP 18455493 A JP18455493 A JP 18455493A JP 2630204 B2 JP2630204 B2 JP 2630204B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にメサ構造でＰ−Ｎ又はＮ−Ｐ接合を有する
半導体装置の製造方法に関する。
係わり、特にメサ構造でＰ−Ｎ又はＮ−Ｐ接合を有する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３は従来技術の半導体装置およびその
製造方法を説明する断面図ある。
製造方法を説明する断面図ある。
【０００３】半導体基板２１上のエピタキシャル層２２
の表面に熱酸化法によりシリコン酸化膜２３を膜厚１０
ｎｍ〜３０ｎｍに成長し、その上にＬＰＣＶＤ法により
シリコン窒化膜２４を膜厚１５０ｎｍ〜３００ｎｍに成
長する（図３（Ａ））。次に所望する特性により決定さ
れる形状に前記成長のシリコン酸化膜，シリコン窒化膜
をウエットエッチグにより除去する（図３（Ｂ））。除
去後ケミカル法によりエピタキシャル成長層２２をその
表面２５より２μｍの深さ迄エッチングしてメサ形状２
６を形成し熱酸化法により膜厚８００ｎｍ〜１２００ｎ
ｍのシリコン酸化膜２７で被覆した後、メサ形状２６の
頂面が露出するようにその上のシリコン窒化膜２４及び
シリコン酸化膜２３をウエットエッチング法により除去
する。除去後にエピタキシャル成長層とは逆の不純物を
拡散法又はイオン注入法により導入して不純物層２８を
形成し（図３（Ｃ））、所望する特性を得るために前記
不純物層２８を熱的に例えば１１００℃，Ｎ2 ガスで押
込を実施して不純物領域２９を形成する（図３
（Ｄ））。その後メサ形状の頂面の周辺エッヂ部分より
汚物（主に電気的な特性に悪影響を与える汚れ）侵入防
止のため、熱酸化法により表面全体に酸化しシリコン酸
化膜３０を形成し、そこに開口部３３を形成する（図３
（Ｅ））。さらに素子全体に外部からの汚れ（電気的な
もの、物理的なもの）侵入を防止するためにＬＰＣＶＤ
法により表面全体にシリコン窒化膜３１を成長し引き出
し電極を得るためコンタクト部分より内側に化学食刻法
によりコンタクト孔を形成し、そこに不純物領域２９と
接続する電極３２を形成する（図３（Ｆ））。
の表面に熱酸化法によりシリコン酸化膜２３を膜厚１０
ｎｍ〜３０ｎｍに成長し、その上にＬＰＣＶＤ法により
シリコン窒化膜２４を膜厚１５０ｎｍ〜３００ｎｍに成
長する（図３（Ａ））。次に所望する特性により決定さ
れる形状に前記成長のシリコン酸化膜，シリコン窒化膜
をウエットエッチグにより除去する（図３（Ｂ））。除
去後ケミカル法によりエピタキシャル成長層２２をその
表面２５より２μｍの深さ迄エッチングしてメサ形状２
６を形成し熱酸化法により膜厚８００ｎｍ〜１２００ｎ
ｍのシリコン酸化膜２７で被覆した後、メサ形状２６の
頂面が露出するようにその上のシリコン窒化膜２４及び
シリコン酸化膜２３をウエットエッチング法により除去
する。除去後にエピタキシャル成長層とは逆の不純物を
拡散法又はイオン注入法により導入して不純物層２８を
形成し（図３（Ｃ））、所望する特性を得るために前記
不純物層２８を熱的に例えば１１００℃，Ｎ2 ガスで押
込を実施して不純物領域２９を形成する（図３
（Ｄ））。その後メサ形状の頂面の周辺エッヂ部分より
汚物（主に電気的な特性に悪影響を与える汚れ）侵入防
止のため、熱酸化法により表面全体に酸化しシリコン酸
化膜３０を形成し、そこに開口部３３を形成する（図３
（Ｅ））。さらに素子全体に外部からの汚れ（電気的な
もの、物理的なもの）侵入を防止するためにＬＰＣＶＤ
法により表面全体にシリコン窒化膜３１を成長し引き出
し電極を得るためコンタクト部分より内側に化学食刻法
によりコンタクト孔を形成し、そこに不純物領域２９と
接続する電極３２を形成する（図３（Ｆ））。
【０００４】上記従来技術では、押込中におけるメサ形
状の側面のシリコンとシリコン酸化膜界面をメサ中央部
より先に拡散が進行し不純物の拡散面積が増大する。
状の側面のシリコンとシリコン酸化膜界面をメサ中央部
より先に拡散が進行し不純物の拡散面積が増大する。
【０００５】
【発明が解決しようとする課題】このように不純物の熱
押込による異常拡散は、容量値が設計値に対し大巾なズ
レを生じ、さらにメサ形状の側面のシリコンとシリコン
酸化膜のでき具合によってウェハース面内における容量
差も大きく、同時にＶB （ブレークダウン電圧）調整に
も困難をきたすという原因になっている。
押込による異常拡散は、容量値が設計値に対し大巾なズ
レを生じ、さらにメサ形状の側面のシリコンとシリコン
酸化膜のでき具合によってウェハース面内における容量
差も大きく、同時にＶB （ブレークダウン電圧）調整に
も困難をきたすという原因になっている。
【０００６】
【０００７】
【課題を解決するための手段】 本発明による半導体装置
の製造方法は、第１導電型のエピタキシャル半導体層の
表面上に第１の絶縁層を選択的に形成する工程と、前記
第１の絶縁層をマスクとして前記エピタキシャル半導体
層をメサ形状に形状形成する工程と、前記第１の絶縁層
に開口部を形成して前記メサ形状の頂面の中央部を露出
させる工程と、前記開口部を通して前記第１導電型とは
逆の導電型の第２導電型の不純物を導入し熱処理を行っ
て第２導電型の第１の領域を形成する工程と、前記第１
の絶縁層を除去して前記メサ形状の頂面の全面を露出さ
せる工程と、前記露出したメサ形状の頂面の全面から第
２導電型の不純物を導入し熱処理を行って前記第１の領
域より浅い接合を有する第２の領域を前記第１の領域と
前記メサ形状の側壁との間に形成する工程と、全面上に
第２の絶縁層を形成する工程と、前記第１の領域の前記
頂面の部分を露出するコンタクト孔を前記第２の絶縁層
に形成する工程と、前記コンタクト孔を通して前記第１
の領域に接続する電極を形成する工程とを有することを
特徴とする。
の製造方法は、第１導電型のエピタキシャル半導体層の
表面上に第１の絶縁層を選択的に形成する工程と、前記
第１の絶縁層をマスクとして前記エピタキシャル半導体
層をメサ形状に形状形成する工程と、前記第１の絶縁層
に開口部を形成して前記メサ形状の頂面の中央部を露出
させる工程と、前記開口部を通して前記第１導電型とは
逆の導電型の第２導電型の不純物を導入し熱処理を行っ
て第２導電型の第１の領域を形成する工程と、前記第１
の絶縁層を除去して前記メサ形状の頂面の全面を露出さ
せる工程と、前記露出したメサ形状の頂面の全面から第
２導電型の不純物を導入し熱処理を行って前記第１の領
域より浅い接合を有する第２の領域を前記第１の領域と
前記メサ形状の側壁との間に形成する工程と、全面上に
第２の絶縁層を形成する工程と、前記第１の領域の前記
頂面の部分を露出するコンタクト孔を前記第２の絶縁層
に形成する工程と、前記コンタクト孔を通して前記第１
の領域に接続する電極を形成する工程とを有することを
特徴とする。
【０００８】
【実施例】以上図面を参照して本発明を説明する。
【０００９】図１は本発明の一実施例を示す断面図であ
る。半導体基板、例えばｐ+ 型のシリコン基板１上の第
１導電型の半導体層、例えばＰ型のシリコンエピタキシ
ャル層２の表面に熱酸化法により膜厚１０ｎｍ〜３０ｎ
ｍのシリコン酸化膜３を成長し、この上にＬＰＣＶＤ法
により膜厚１５０ｎｍ〜３００ｎｍのシリコン窒化膜４
を成長する（図１（Ａ））。なおシリコン酸化膜３はシ
リコン窒化膜４の成長時にシリコン層２の表面が損傷を
受けることを防止するために形成するものである。次
に、ＰＲ技術によりシリコン窒化膜４およびシリコン酸
化膜３をパターニングして、半導体装置の所望する特性
により決定する形状に形成する（図１（Ｂ））。次に、
この所定形状に残余したシリコン窒化膜４およびシリコ
ン酸化膜３をマスクにして、シリコンエピタキシャル層
２をその表面５からシリコン基板１の方向に２μｍの深
さ化学エッチング法でエッチング除去してメサ形状６を
形成する。このメサ形状６はシリコン層２の全膜厚から
シリコン基板１の上面部分にまで達して形成される。そ
して熱酸化によりシリコン酸化膜７を８００ｎｍ〜１２
００ｎｍの膜厚に形成してメサ形状６の側壁を被覆する
（図１（Ｃ））。次に、表面全体にＬＰＣＶＤ法により
２００ｎｍ〜３００ｎｍ膜厚のシリコン酸化膜８を形成
し、このシリコン酸化膜８を貫通しメサ形状６の頂面の
中央部に達する開口部９をシリコン窒化膜４よおびシリ
コン酸化膜３にＰＲ技術および化学エッチング法により
形成する（図１（Ｄ））。この開口部９はメサ形状６の
頂面の周端から５μｍ離間して形成されているから、開
口部９により露出した頂面の中央部は、シリコン窒化膜
４およびシリコン酸化膜３で被覆された幅５μｍの頂面
の周辺部によりリング状に囲まれていることになる。こ
の開口部９の周端からの距離は本発明の効果と集積度と
を考慮して定められ、一般的には２μｍ〜８μｍである
ことが好ましい。次に開口部９のパターニングに用いた
シリコン酸化膜８を除去し、第２導電型、例えばＮ型の
不純物をガス拡散法またはイオン注入法で導入し、ＶB
特性が所望の値になるように熱的に、例えば１１００℃
のＮ2 ガスの雰囲気で不純物の押込み拡散を行って第２
導電型の不純物領域の第１の領域１０を形成する（図１
（Ｅ））。次に、メサ形状６の頂面上からシリコン窒化
膜４およびシリコン酸化膜３を全て除去してメサ形状６
の頂面の全面を露出する。その後、第２導電型の不純物
をガス拡散法またはイオン注入法で導入し、この導入さ
れた不純物の結晶性が回復する程度の温度、例えば９０
０℃のＮ2 ガス雰囲気で３０分間程度アニールを行なっ
て、第１の領域１０より浅いＰ−Ｎ接合の第２の領域１
１を形成する（図１（Ｆ））。この浅いＰ−Ｎ接合の第
２の領域は、深いＰ−Ｎ接合の第１の領域を取り囲んで
上記したメサ形状の頂面の周辺部に形成されることとな
る。そして第２の導電型（例えば、Ｎ型）の不純物領域
は第１の領域１０と第２の領域１１とで構成されるが、
メサ形状の第１の導電型（例えば、Ｐ型）の領域とで形
成されるＰ−Ｎ接合は、第２の領域１１の存在によりメ
サ形状６の頂面には終端せずその側壁に終端するから、
メサ形状特有の高耐圧化は維持される。図１（Ｆ）の工
程の後、メサ形状の頂面の周辺周端エッジ部分からの汚
物（電気的特性に悪影響を与える物質）進入防止のため
に熱酸化法により表面全体を４００ｎｍから６００ｎｍ
の膜厚のシリコン酸化膜１２で被覆し、この膜にコンタ
クト用の開口部を形成する（図１（Ｇ））。その後、パ
ッシベーション膜として、ＬＰＣＶＤ法による膜厚１５
０ｎｍ〜３００ｎｍのシリコン窒化膜１３により素子全
体を被覆し、そこにコンタクト孔１４を形成し、Ｎ型不
純物領域の第１の領域１０に接続する電極１５を形成す
る（図１（Ｈ））。
る。半導体基板、例えばｐ+ 型のシリコン基板１上の第
１導電型の半導体層、例えばＰ型のシリコンエピタキシ
ャル層２の表面に熱酸化法により膜厚１０ｎｍ〜３０ｎ
ｍのシリコン酸化膜３を成長し、この上にＬＰＣＶＤ法
により膜厚１５０ｎｍ〜３００ｎｍのシリコン窒化膜４
を成長する（図１（Ａ））。なおシリコン酸化膜３はシ
リコン窒化膜４の成長時にシリコン層２の表面が損傷を
受けることを防止するために形成するものである。次
に、ＰＲ技術によりシリコン窒化膜４およびシリコン酸
化膜３をパターニングして、半導体装置の所望する特性
により決定する形状に形成する（図１（Ｂ））。次に、
この所定形状に残余したシリコン窒化膜４およびシリコ
ン酸化膜３をマスクにして、シリコンエピタキシャル層
２をその表面５からシリコン基板１の方向に２μｍの深
さ化学エッチング法でエッチング除去してメサ形状６を
形成する。このメサ形状６はシリコン層２の全膜厚から
シリコン基板１の上面部分にまで達して形成される。そ
して熱酸化によりシリコン酸化膜７を８００ｎｍ〜１２
００ｎｍの膜厚に形成してメサ形状６の側壁を被覆する
（図１（Ｃ））。次に、表面全体にＬＰＣＶＤ法により
２００ｎｍ〜３００ｎｍ膜厚のシリコン酸化膜８を形成
し、このシリコン酸化膜８を貫通しメサ形状６の頂面の
中央部に達する開口部９をシリコン窒化膜４よおびシリ
コン酸化膜３にＰＲ技術および化学エッチング法により
形成する（図１（Ｄ））。この開口部９はメサ形状６の
頂面の周端から５μｍ離間して形成されているから、開
口部９により露出した頂面の中央部は、シリコン窒化膜
４およびシリコン酸化膜３で被覆された幅５μｍの頂面
の周辺部によりリング状に囲まれていることになる。こ
の開口部９の周端からの距離は本発明の効果と集積度と
を考慮して定められ、一般的には２μｍ〜８μｍである
ことが好ましい。次に開口部９のパターニングに用いた
シリコン酸化膜８を除去し、第２導電型、例えばＮ型の
不純物をガス拡散法またはイオン注入法で導入し、ＶB
特性が所望の値になるように熱的に、例えば１１００℃
のＮ2 ガスの雰囲気で不純物の押込み拡散を行って第２
導電型の不純物領域の第１の領域１０を形成する（図１
（Ｅ））。次に、メサ形状６の頂面上からシリコン窒化
膜４およびシリコン酸化膜３を全て除去してメサ形状６
の頂面の全面を露出する。その後、第２導電型の不純物
をガス拡散法またはイオン注入法で導入し、この導入さ
れた不純物の結晶性が回復する程度の温度、例えば９０
０℃のＮ2 ガス雰囲気で３０分間程度アニールを行なっ
て、第１の領域１０より浅いＰ−Ｎ接合の第２の領域１
１を形成する（図１（Ｆ））。この浅いＰ−Ｎ接合の第
２の領域は、深いＰ−Ｎ接合の第１の領域を取り囲んで
上記したメサ形状の頂面の周辺部に形成されることとな
る。そして第２の導電型（例えば、Ｎ型）の不純物領域
は第１の領域１０と第２の領域１１とで構成されるが、
メサ形状の第１の導電型（例えば、Ｐ型）の領域とで形
成されるＰ−Ｎ接合は、第２の領域１１の存在によりメ
サ形状６の頂面には終端せずその側壁に終端するから、
メサ形状特有の高耐圧化は維持される。図１（Ｆ）の工
程の後、メサ形状の頂面の周辺周端エッジ部分からの汚
物（電気的特性に悪影響を与える物質）進入防止のため
に熱酸化法により表面全体を４００ｎｍから６００ｎｍ
の膜厚のシリコン酸化膜１２で被覆し、この膜にコンタ
クト用の開口部を形成する（図１（Ｇ））。その後、パ
ッシベーション膜として、ＬＰＣＶＤ法による膜厚１５
０ｎｍ〜３００ｎｍのシリコン窒化膜１３により素子全
体を被覆し、そこにコンタクト孔１４を形成し、Ｎ型不
純物領域の第１の領域１０に接続する電極１５を形成す
る（図１（Ｈ））。
【００１０】図２は本発明の他の実施例を示す断面図で
ある。図２において図１と同一もしくは類似の機能の箇
所は同一の符号で示してあるから、重複する説明は省略
する。図２の実施例においては、選択熱酸化法、いわゆ
るロコス法でフィールド酸化膜１７を形成することによ
りメサ形状１６を得ている。
ある。図２において図１と同一もしくは類似の機能の箇
所は同一の符号で示してあるから、重複する説明は省略
する。図２の実施例においては、選択熱酸化法、いわゆ
るロコス法でフィールド酸化膜１７を形成することによ
りメサ形状１６を得ている。
【００１１】
【発明の効果】以上説明したように本発明によれば、拡
散を２重構造にすることにより計算された容量値を得る
ことができ、またウェハース面内における容量値のバラ
ツキを押えることが可能となる。また、逆方向耐圧のＶ
B （ブレークダウン電圧）調整も計算通りの値を得るこ
とができ良好な歩留を得ることができるという利点があ
る。
散を２重構造にすることにより計算された容量値を得る
ことができ、またウェハース面内における容量値のバラ
ツキを押えることが可能となる。また、逆方向耐圧のＶ
B （ブレークダウン電圧）調整も計算通りの値を得るこ
とができ良好な歩留を得ることができるという利点があ
る。
【図１】本発明による一実施例を示す断面図である。
【図２】本発明の他の実施例を示す断面図である。
【図３】従来の技術を示す断面図である。
１，２１ 半導体基板 ２，２２ シリコンエピタキシャル層 ３，７，１２，２３，２７，３０ 熱酸化によるシリ
コン酸化膜 ４，１３，２４，３１ ＬＰＣＶＤによるシリコン窒
化膜 ５，２５ シリコンエピタキシャル層の表面 ６，１６，２６ メサ形状 ８ ＬＰＣＶＤによるシリコン酸化膜 ９，３３ 開口部 １０ 不純物領域の第１の領域 １１ 不純物領域の第２の領域 １４ コンタクト孔 １５，３２ 電極 １７ 選択酸化によるシリコン酸化膜 ２８，２９ 不純物拡散領域
コン酸化膜 ４，１３，２４，３１ ＬＰＣＶＤによるシリコン窒
化膜 ５，２５ シリコンエピタキシャル層の表面 ６，１６，２６ メサ形状 ８ ＬＰＣＶＤによるシリコン酸化膜 ９，３３ 開口部 １０ 不純物領域の第１の領域 １１ 不純物領域の第２の領域 １４ コンタクト孔 １５，３２ 電極 １７ 選択酸化によるシリコン酸化膜 ２８，２９ 不純物拡散領域
Claims (3)
- 【請求項１】 第１導電型のエピタキシャル半導体層の
表面上に第１の絶縁層を選択的に形成する工程と、前記
第１の絶縁層をマスクとして前記エピタキシャル半導体
層をメサ形状に形状形成する工程と、前記第１の絶縁層
に開口部を形成して前記メサ形状の頂面の中央部を露出
させる工程と、前記開口部を通して前記第１導電型とは
逆の導電型の第２導電型の不純物を導入し熱処理を行っ
て第２導電型の第１の領域を形成する工程と、前記第１
の絶縁層を除去して前記メサ形状の頂面の全面を露出さ
せる工程と、前記露出したメサ形状の頂面の全面から第
２導電型の不純物を導入し熱処理を行って前記第１の領
域より浅い接合を有する第２の領域を前記第１の領域と
前記メサ形状の側壁との間に形成する工程と、全面上に
第２の絶縁層を形成する工程と、前記第１の領域の前記
頂面の部分を露出するコンタクト孔を前記第２の絶縁層
に形成する工程と、前記コンタクト孔を通して前記第１
の領域に接続する電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁層は、前記エピタキシャ
ル半導体層の表面を熱酸化して得られたシリコン酸化膜
とその上に被着されたシリコン窒化膜とから構成されて
いることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記メサ形状は前記第１の絶縁層をマス
クにして前記エピタキシャル半導体層をエッチングして
形成されることを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184554A JP2630204B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184554A JP2630204B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745626A JPH0745626A (ja) | 1995-02-14 |
| JP2630204B2 true JP2630204B2 (ja) | 1997-07-16 |
Family
ID=16155240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184554A Expired - Lifetime JP2630204B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630204B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068663A (ja) * | 1973-10-22 | 1975-06-09 | ||
| JPS5133985A (en) * | 1974-09-17 | 1976-03-23 | Mitsubishi Electric Corp | Handotaisochi no seizohoho |
| JPS5780766A (en) * | 1980-11-06 | 1982-05-20 | Internatl Rectifier Corp Japan Ltd | Mesa type high withstand voltage semiconductor device |
-
1993
- 1993-07-27 JP JP5184554A patent/JP2630204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745626A (ja) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |