JPH09283440A - 選択エピタキシャル膜の形成方法 - Google Patents
選択エピタキシャル膜の形成方法Info
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Abstract
(57)【要約】
【課題】非晶質膜をマスクとして選択エピタキシャル成
長した際に、非晶質膜とエピタキシャル膜との界面に生
ずるファセットを埋めこむこと。 【解決手段】マスクを用いた選択エピタキシャル成長後
に、減圧の非酸化性雰囲気下で、１０００℃程度の熱処
理を行う。
長した際に、非晶質膜とエピタキシャル膜との界面に生
ずるファセットを埋めこむこと。 【解決手段】マスクを用いた選択エピタキシャル成長後
に、減圧の非酸化性雰囲気下で、１０００℃程度の熱処
理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、選択エピタキシャ
ル膜の形成方法に関するものであり、特に、半導体基板
上に絶縁膜をマスクとして選択的にエピタキシャル膜を
形成する方法に関するものである。
ル膜の形成方法に関するものであり、特に、半導体基板
上に絶縁膜をマスクとして選択的にエピタキシャル膜を
形成する方法に関するものである。
【０００２】
【従来の技術】通常、シリコンの選択エピタキシャル成
長は、図４（Ａ）に示すように行っていた。まず、面方
位（１００）面を表面とするシリコン基板（以下、（１
００）シリコン基板と略記する）４１上に酸化膜４２を
全面に形成する。この後、酸化膜４２の所望の部分にエ
ッチングにより矩形状の開口部を設ける。ここで、矩形
状の開口部の一辺は、結晶方位＜１００＞方向とする。
この後、この開口部を埋めるように選択エピタキシャル
膜４３を成長する。
長は、図４（Ａ）に示すように行っていた。まず、面方
位（１００）面を表面とするシリコン基板（以下、（１
００）シリコン基板と略記する）４１上に酸化膜４２を
全面に形成する。この後、酸化膜４２の所望の部分にエ
ッチングにより矩形状の開口部を設ける。ここで、矩形
状の開口部の一辺は、結晶方位＜１００＞方向とする。
この後、この開口部を埋めるように選択エピタキシャル
膜４３を成長する。
【０００３】しかしこの方法では、酸化膜４２に接する
選択エピタキシャル膜４３の端面に、表面が面方位（１
１１）を有する（１１１）ファセット４４の形成が避け
られない。
選択エピタキシャル膜４３の端面に、表面が面方位（１
１１）を有する（１１１）ファセット４４の形成が避け
られない。
【０００４】次に、図４（Ｂ）に示すように、酸化膜４
２、選択エピタキシャル膜４３双方を含む（１００）シ
リコン基板４１上面に、例えば電極領域となるポリシリ
コン膜４６を成膜する。
２、選択エピタキシャル膜４３双方を含む（１００）シ
リコン基板４１上面に、例えば電極領域となるポリシリ
コン膜４６を成膜する。
【０００５】この場合、前記の（１１１）ファセット４
４のため、本来、選択エピタキシャル膜４３によって分
離されているべき、シリコン（１００）基板４１とポリ
シリコン膜４６が、接触して導通してしまったり、この
間の耐圧が低下してしまうなどの不都合がある。
４のため、本来、選択エピタキシャル膜４３によって分
離されているべき、シリコン（１００）基板４１とポリ
シリコン膜４６が、接触して導通してしまったり、この
間の耐圧が低下してしまうなどの不都合がある。
【０００６】これを避ける一つの方法として、特開平６
−２６０４２７号公報に記載された方法がある。これ
は、図５に示すように、（１１１）シリコン基板５１を
用い、酸化膜５２をマスクとして、選択エピタキシャル
膜５３を成長させる方法である。この方法によれば、
（１１１）面を表面とするシリコン面は表面エネルギー
の低い面であるため、図５に示すようにファセット成長
の無い、平坦なエピタキシャル成長面を得ることができ
る。
−２６０４２７号公報に記載された方法がある。これ
は、図５に示すように、（１１１）シリコン基板５１を
用い、酸化膜５２をマスクとして、選択エピタキシャル
膜５３を成長させる方法である。この方法によれば、
（１１１）面を表面とするシリコン面は表面エネルギー
の低い面であるため、図５に示すようにファセット成長
の無い、平坦なエピタキシャル成長面を得ることができ
る。
【０００７】しかし、この方法は、エピタキシャル成長
に用いられるシリコン基板５１の面方位が（１１１）面
に限定されたものであり、通常の半導体デバイスで使用
される（１００）面に適用できず、適用範囲は限られた
ものとなってしまう。
に用いられるシリコン基板５１の面方位が（１１１）面
に限定されたものであり、通常の半導体デバイスで使用
される（１００）面に適用できず、適用範囲は限られた
ものとなってしまう。
【０００８】また、別の方法としては、特開平５−１８
２９８１号公報に記載された方法がある。これは、図６
（Ａ）に示すように、（１００）シリコン基板６１上に
選択エピタキシャル成長のマスクとして用いる酸化膜６
２を、選択的に、且つ、選択エピタキシャル成長領域側
の界面をひさし形状６４となるように形成する。この
後、ジシランガスを用いて選択エピタキシャル成長す
る。この方法によれば、図６（Ｂ）ないし（Ｄ）に示す
ごとく、ひさし形状６４の下面により反射された図示し
ないジシランガスの効果により、側壁にいたるまで平坦
な選択エピタキシャル膜６３を得ることができる。
２９８１号公報に記載された方法がある。これは、図６
（Ａ）に示すように、（１００）シリコン基板６１上に
選択エピタキシャル成長のマスクとして用いる酸化膜６
２を、選択的に、且つ、選択エピタキシャル成長領域側
の界面をひさし形状６４となるように形成する。この
後、ジシランガスを用いて選択エピタキシャル成長す
る。この方法によれば、図６（Ｂ）ないし（Ｄ）に示す
ごとく、ひさし形状６４の下面により反射された図示し
ないジシランガスの効果により、側壁にいたるまで平坦
な選択エピタキシャル膜６３を得ることができる。
【０００９】しかし、酸化膜６２側面をひさし形状に形
成することが非常に困難である。上記何れの方法におい
ても、（１００）シリコン基板上に、特別な端面形状の
酸化膜のマスクを用いる事なく、エピタキシャル膜をそ
のマスク端面と接触させて選択成長させることが困難で
あった。
成することが非常に困難である。上記何れの方法におい
ても、（１００）シリコン基板上に、特別な端面形状の
酸化膜のマスクを用いる事なく、エピタキシャル膜をそ
のマスク端面と接触させて選択成長させることが困難で
あった。
【００１０】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みなされたもので、特別な端面形状の酸化膜のマ
スクを用いることなく、しかも、そのマスク端面と接触
した選択エピタキシャル膜を形成することができる方法
を提供することを目的とするものである。
点に鑑みなされたもので、特別な端面形状の酸化膜のマ
スクを用いることなく、しかも、そのマスク端面と接触
した選択エピタキシャル膜を形成することができる方法
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記の問題を解決するた
め、本発明に係る選択エピタキシャル膜の形成方法で
は、半導体基板表面上全面に、マスクとなる薄膜を形成
する工程と、前記マスクとなる薄膜の所望の領域に前記
半導体基板表面にいたる開口部を設ける工程と、前記開
口部上に選択的にエピタキシャル膜を形成する工程とを
有し、前記選択的にエピタキシャル膜を形成する工程の
後に、８００（℃）以上の温度で熱処理工程を施すこと
を特徴とする。
め、本発明に係る選択エピタキシャル膜の形成方法で
は、半導体基板表面上全面に、マスクとなる薄膜を形成
する工程と、前記マスクとなる薄膜の所望の領域に前記
半導体基板表面にいたる開口部を設ける工程と、前記開
口部上に選択的にエピタキシャル膜を形成する工程とを
有し、前記選択的にエピタキシャル膜を形成する工程の
後に、８００（℃）以上の温度で熱処理工程を施すこと
を特徴とする。
【００１２】また、前記マスクとなる薄膜が、絶縁薄膜
であることを特徴とする。また、前記半導体基板表面の
面方位が（１００）面であることを特徴とする。
であることを特徴とする。また、前記半導体基板表面の
面方位が（１００）面であることを特徴とする。
【００１３】また、前記熱処理工程が、１０００（Ｐ
ａ）以下の減圧下で行われることを特徴とする。
ａ）以下の減圧下で行われることを特徴とする。
【００１４】また、上記の問題を解決するため、本発明
に係る選択エピタキシャル膜の形成方法では、表面の面
方位が（１００）面である半導体基板上に窒化珪素膜、
酸化珪素膜ないしそれらの積層膜の何れかよりなる絶縁
薄膜を形成する工程、前記絶縁薄膜の所望の領域に開口
部を形成する工程、前記開口部内に、選択エピタキシャ
ル膜を成長する工程、次に、前記選択エピタキシャル膜
の形成された半導体基板を圧力１０００（Ｐａ）以下の
水素雰囲気下で、１０００（℃）以上の熱処理を行う事
を特徴とする。
に係る選択エピタキシャル膜の形成方法では、表面の面
方位が（１００）面である半導体基板上に窒化珪素膜、
酸化珪素膜ないしそれらの積層膜の何れかよりなる絶縁
薄膜を形成する工程、前記絶縁薄膜の所望の領域に開口
部を形成する工程、前記開口部内に、選択エピタキシャ
ル膜を成長する工程、次に、前記選択エピタキシャル膜
の形成された半導体基板を圧力１０００（Ｐａ）以下の
水素雰囲気下で、１０００（℃）以上の熱処理を行う事
を特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の第１の実施の形態
につき、図１に基づいて詳細に説明する。図１は、本発
明にかかる選択エピタキシャル膜の製造工程を示したも
のである。 図１（Ａ）に示したように、（１００）シ
リコン基板１上全面に、シリコン基板の熱酸化により、
膜厚２００（ｎｍ）の酸化膜２を形成する。引き続き、
図示しないレジスト膜を酸化膜２上全面に形成し、通常
の写真食刻法により、所望の部分に開口部を設ける。こ
の開口部より露出した酸化膜をエッチング除去し、（１
００）シリコン基板１上に開口部を有する酸化膜２を形
成する（図１（Ａ））。
につき、図１に基づいて詳細に説明する。図１は、本発
明にかかる選択エピタキシャル膜の製造工程を示したも
のである。 図１（Ａ）に示したように、（１００）シ
リコン基板１上全面に、シリコン基板の熱酸化により、
膜厚２００（ｎｍ）の酸化膜２を形成する。引き続き、
図示しないレジスト膜を酸化膜２上全面に形成し、通常
の写真食刻法により、所望の部分に開口部を設ける。こ
の開口部より露出した酸化膜をエッチング除去し、（１
００）シリコン基板１上に開口部を有する酸化膜２を形
成する（図１（Ａ））。
【００１６】引き続き、上記の酸化膜２をマスクとし
て、シリコンエピタキシャル成長を行い、７０（ｎｍ）
のシリコン選択エピタキシャル膜３を形成する。この
際、選択エピタキシャル膜３の、酸化膜２と接する界面
の形状は、エピタキシャル成長の成長条件、酸化膜２の
開口部側面形状に基づいて異なるが、一般には、下記の
ようになる。
て、シリコンエピタキシャル成長を行い、７０（ｎｍ）
のシリコン選択エピタキシャル膜３を形成する。この
際、選択エピタキシャル膜３の、酸化膜２と接する界面
の形状は、エピタキシャル成長の成長条件、酸化膜２の
開口部側面形状に基づいて異なるが、一般には、下記の
ようになる。
【００１７】即ち、例えば、酸化膜２の開口部側面が
（１００）シリコン基板１表面となす角αが９０°以上
の時は、図６に示した場合と同様に選択エピタキシャル
膜３と酸化膜２とは、密着して形成される。しかし、α
が、９０°以下である場合、図１（Ｂ）に示したよう
に、酸化膜２側の側面に（１１１）ファセット４を有す
るシリコン選択エピタキシャル膜３が得られる。この
際、（１１１）ファセット４と酸化膜２の界面に、隙間
２５が生ずることが多い。
（１００）シリコン基板１表面となす角αが９０°以上
の時は、図６に示した場合と同様に選択エピタキシャル
膜３と酸化膜２とは、密着して形成される。しかし、α
が、９０°以下である場合、図１（Ｂ）に示したよう
に、酸化膜２側の側面に（１１１）ファセット４を有す
るシリコン選択エピタキシャル膜３が得られる。この
際、（１１１）ファセット４と酸化膜２の界面に、隙間
２５が生ずることが多い。
【００１８】このときのシリコン選択エピタキシャル成
長の条件は、キャリアガスをＨ2 として１５（ｌ／ｍｉ
ｎ）の流量で流し、ソースガスＳｉＨ2 Ｃｌ2 を流量
０．４（ｌ／ｍｉｎ）で流し、温度７００（℃）、圧力
１０００（Ｐａ）、の条件で行ったものである。
長の条件は、キャリアガスをＨ2 として１５（ｌ／ｍｉ
ｎ）の流量で流し、ソースガスＳｉＨ2 Ｃｌ2 を流量
０．４（ｌ／ｍｉｎ）で流し、温度７００（℃）、圧力
１０００（Ｐａ）、の条件で行ったものである。
【００１９】次に、上記の選択エピタキシャル成長に引
き続き、１０００（℃）の温度、Ｈ2ガス圧力１０００
（Ｐａ）、かつ不純物ガス分圧が１×１０-4（Ｐａ）以
下の雰囲気中で、３０（ｓｅｃ）の熱処理を施す。
き続き、１０００（℃）の温度、Ｈ2ガス圧力１０００
（Ｐａ）、かつ不純物ガス分圧が１×１０-4（Ｐａ）以
下の雰囲気中で、３０（ｓｅｃ）の熱処理を施す。
【００２０】このとき、図１（Ｃ）に示すように、シリ
コン選択エピタキシャル層３と、酸化膜２との界面に生
じた（１１１）ファセット４が埋め込まれ、隙間２５が
消滅することが確認された。このようにして、選択エピ
タキシャル膜３と酸化膜２との界面形状にかかわらず、
酸化膜２の側面と選択エピタキシャル膜３の側面とが面
をなして接する選択エピタキシャル膜を得ることができ
る。この現象はＨ2ガス雰囲気で８００（℃）以上の熱
処理を行った場合に観察された。この現象は、エピタキ
シャル成長層表面の原子が、８００（℃）以上の高温に
よって活性化され、エピタキシャル層表面を移動するこ
とにより生ずると考えられる。
コン選択エピタキシャル層３と、酸化膜２との界面に生
じた（１１１）ファセット４が埋め込まれ、隙間２５が
消滅することが確認された。このようにして、選択エピ
タキシャル膜３と酸化膜２との界面形状にかかわらず、
酸化膜２の側面と選択エピタキシャル膜３の側面とが面
をなして接する選択エピタキシャル膜を得ることができ
る。この現象はＨ2ガス雰囲気で８００（℃）以上の熱
処理を行った場合に観察された。この現象は、エピタキ
シャル成長層表面の原子が、８００（℃）以上の高温に
よって活性化され、エピタキシャル層表面を移動するこ
とにより生ずると考えられる。
【００２１】次に、本発明の第２の実施の形態につき、
図２を用いて説明する。図２は選択エピタキシャル膜
を、バイポーラトランジスタのベースエピタキシャル膜
に適用したときの例である。
図２を用いて説明する。図２は選択エピタキシャル膜
を、バイポーラトランジスタのベースエピタキシャル膜
に適用したときの例である。
【００２２】図２（Ａ）は、コレクタ領域となる、３×
１０16（ｃｍ-2）程度のＰ（リン）をドープしたＮ型
（１００）シリコンエピタキシャル成長基板２１上に、
選択的に厚さ２００（ｎｍ）の熱酸化膜２を形成し、所
望の領域に開口を設けたものである。
１０16（ｃｍ-2）程度のＰ（リン）をドープしたＮ型
（１００）シリコンエピタキシャル成長基板２１上に、
選択的に厚さ２００（ｎｍ）の熱酸化膜２を形成し、所
望の領域に開口を設けたものである。
【００２３】引き続き、ベース領域となる、Ｂ（ホウ
素）をドープした７×１０18（ｃｍ-2）程度のＰ型選択
エピタキシャル膜２３を厚さ７０（ｎｍ）形成する。こ
れにより、Ｐ型選択エピタキシャル膜２３の酸化膜２側
の側面には、（１１１）ファセット４が形成され、一部
には隙間２５が形成される（図２（Ｂ））。
素）をドープした７×１０18（ｃｍ-2）程度のＰ型選択
エピタキシャル膜２３を厚さ７０（ｎｍ）形成する。こ
れにより、Ｐ型選択エピタキシャル膜２３の酸化膜２側
の側面には、（１１１）ファセット４が形成され、一部
には隙間２５が形成される（図２（Ｂ））。
【００２４】次に、１０００（℃）の温度、Ｈ2ガス圧
力１０００（Ｐａ）、かつ不純物ガス分圧が１×１０-4
（Ｐａ）以下の雰囲気中で、３０（ｓｅｃ）の熱処理を
施し、隙間２５を埋め込む。（図２（Ｃ））。
力１０００（Ｐａ）、かつ不純物ガス分圧が１×１０-4
（Ｐａ）以下の雰囲気中で、３０（ｓｅｃ）の熱処理を
施し、隙間２５を埋め込む。（図２（Ｃ））。
【００２５】上記に引き続いてシリコンＰ型選択エピタ
キシャル膜２３を熱酸化し、所望の部分のみに第２のシ
リコン酸化膜５を形成する（図２（Ｄ））。引き続き、
酸化膜２、Ｐ型選択エピタキシャル膜２３、第２のシリ
コン酸化膜５を覆って、ベース電極となるＢドープで５
×１０15（ｃｍ-2）程度のＰ型ポリシリコン膜６を形成
し、熱酸化により表面に第３の酸化膜７を形成する（図
２（Ｅ））。
キシャル膜２３を熱酸化し、所望の部分のみに第２のシ
リコン酸化膜５を形成する（図２（Ｄ））。引き続き、
酸化膜２、Ｐ型選択エピタキシャル膜２３、第２のシリ
コン酸化膜５を覆って、ベース電極となるＢドープで５
×１０15（ｃｍ-2）程度のＰ型ポリシリコン膜６を形成
し、熱酸化により表面に第３の酸化膜７を形成する（図
２（Ｅ））。
【００２６】上記に引き続き、全面に窒化膜８を形成し
た後、エミッタ電極を形成すべき所望の部分に、ＲＩＥ
により、ウェハ表面より窒化膜８、第３の酸化膜７、Ｐ
型ポリシリコン膜６を貫通して第２のシリコン酸化膜５
上までエッチング孔９を形成する（図２（Ｆ））。
た後、エミッタ電極を形成すべき所望の部分に、ＲＩＥ
により、ウェハ表面より窒化膜８、第３の酸化膜７、Ｐ
型ポリシリコン膜６を貫通して第２のシリコン酸化膜５
上までエッチング孔９を形成する（図２（Ｆ））。
【００２７】引き続き、ウェハ全面に第２の窒化膜を形
成し、エッチバックすることにより、前記エッチング孔
９側壁に、窒化膜サイドウォール１０を形成する（図２
（Ｇ））。
成し、エッチバックすることにより、前記エッチング孔
９側壁に、窒化膜サイドウォール１０を形成する（図２
（Ｇ））。
【００２８】更に続いて、窒化膜サイドウォール１０底
部に露出した第２のシリコン酸化膜５をウェットエッチ
ングにより除去し、シリコン選択エピタキシャル膜２３
の表面を露出させる（図２（Ｈ））。
部に露出した第２のシリコン酸化膜５をウェットエッチ
ングにより除去し、シリコン選択エピタキシャル膜２３
の表面を露出させる（図２（Ｈ））。
【００２９】次に、窒化膜サイドウォール１０表面、窒
化膜サイドウォール１０底部に露出したシリコン選択エ
ピタキシャル膜２３表面を覆い、窒化膜８表面を含んで
Ａｓ（砒素）添加Ｎ型ポリシリコンエミッタ電極１１を
形成する。続いて、熱処理によってベース領域であるシ
リコン選択エピタキシャル膜２３の表面のＮ型ポリシリ
コンエミッタ電極１１と接する部分に、Ｎ型ポリシリコ
ンエミッタ電極１１よりＡｓ（砒素）を拡散し、Ｎ型エ
ミッタ領域１２を形成する（図２（Ｉ））。
化膜サイドウォール１０底部に露出したシリコン選択エ
ピタキシャル膜２３表面を覆い、窒化膜８表面を含んで
Ａｓ（砒素）添加Ｎ型ポリシリコンエミッタ電極１１を
形成する。続いて、熱処理によってベース領域であるシ
リコン選択エピタキシャル膜２３の表面のＮ型ポリシリ
コンエミッタ電極１１と接する部分に、Ｎ型ポリシリコ
ンエミッタ電極１１よりＡｓ（砒素）を拡散し、Ｎ型エ
ミッタ領域１２を形成する（図２（Ｉ））。
【００３０】上記の、本発明の第２の実施の形態に示す
製造工程を、従来の選択エピタキシャル膜成長方法を用
いて実施した場合、シリコン酸化膜２と選択エピタキシ
ャル膜２３の間に隙間が形成されてしまうことがある。
この場合には、Ｐ型ポリシリコンベース電極６と、コレ
クタとなるＮ型（１００）シリコンエピタキシャル基板
２１とが直接に接することとなり、ショート不良となっ
てしまう。
製造工程を、従来の選択エピタキシャル膜成長方法を用
いて実施した場合、シリコン酸化膜２と選択エピタキシ
ャル膜２３の間に隙間が形成されてしまうことがある。
この場合には、Ｐ型ポリシリコンベース電極６と、コレ
クタとなるＮ型（１００）シリコンエピタキシャル基板
２１とが直接に接することとなり、ショート不良となっ
てしまう。
【００３１】上記の実施の形態によれば、上述したよう
なシリコン酸化膜２と選択エピタキシャル膜３の間の隙
間は、熱処理によって埋められており、上記の不良は発
生せず、トランジスタの製造歩留を大きく向上させるこ
とができる。
なシリコン酸化膜２と選択エピタキシャル膜３の間の隙
間は、熱処理によって埋められており、上記の不良は発
生せず、トランジスタの製造歩留を大きく向上させるこ
とができる。
【００３２】次に本発明を素子分離に応用した本発明の
第３の実施の形態につき、図３を用いて説明する。図３
は、Ｐ型シリコン基板３１上に部分的に１０００（ｎ
ｍ）の酸化膜２を形成し（図３（Ａ））、露出したＰ型
シリコン基板３１表面上にＮ型の選択エピタキシャル膜
３を比較的厚く１０００（ｎｍ）成長させ、電気的に分
離されたデバイス形成領域としたものである（図３
（Ｂ））。
第３の実施の形態につき、図３を用いて説明する。図３
は、Ｐ型シリコン基板３１上に部分的に１０００（ｎ
ｍ）の酸化膜２を形成し（図３（Ａ））、露出したＰ型
シリコン基板３１表面上にＮ型の選択エピタキシャル膜
３を比較的厚く１０００（ｎｍ）成長させ、電気的に分
離されたデバイス形成領域としたものである（図３
（Ｂ））。
【００３３】このままでは、図３に示すように酸化膜２
の端面を垂直に形成した場合でも、例えばＰ型シリコン
基板３１に（１００）基板を使用した場合には、Ｎ型選
択エピタキシャル膜３と酸化膜２の界面に、（１１１）
ファセット４の形成により段差が発生する。この後選択
エピタキシャル膜３表面にデバイスを形成する際には、
この段差が、フォトリソグラフィ工程時に、マスク合わ
せずれ、レジスト塗布むら等の不都合の原因となる。
の端面を垂直に形成した場合でも、例えばＰ型シリコン
基板３１に（１００）基板を使用した場合には、Ｎ型選
択エピタキシャル膜３と酸化膜２の界面に、（１１１）
ファセット４の形成により段差が発生する。この後選択
エピタキシャル膜３表面にデバイスを形成する際には、
この段差が、フォトリソグラフィ工程時に、マスク合わ
せずれ、レジスト塗布むら等の不都合の原因となる。
【００３４】しかしながら、本発明に従い１０００
（℃）の熱処理を行うことにより、上記の段差は平坦化
され、デバイス作成に適した状態を得ることができる
（図３（Ｃ））。
（℃）の熱処理を行うことにより、上記の段差は平坦化
され、デバイス作成に適した状態を得ることができる
（図３（Ｃ））。
【００３５】上記の第３の実施の形態によれば、容易
に、ファセットの低減した平坦な面を得ることが出来、
選択エピタキシャル膜上への高精度の加工が可能とな
る。上記の各実施の形態ではシリコン基板上に選択エピ
タキシャル成長する場合について述べたが、本発明の実
施は上述の各実施の形態に限ることはなく、広い条件範
囲で適用し得る。
に、ファセットの低減した平坦な面を得ることが出来、
選択エピタキシャル膜上への高精度の加工が可能とな
る。上記の各実施の形態ではシリコン基板上に選択エピ
タキシャル成長する場合について述べたが、本発明の実
施は上述の各実施の形態に限ることはなく、広い条件範
囲で適用し得る。
【００３６】例えば、熱処理条件として、８００（℃）
以上の温度で熱処理すれば同様の効果が得られる。ま
た、選択エピタキシャル膜は半導体基板と同一の材料で
ある必要はなく、例えばシリコン基板上にシリコンゲル
マニウム混晶よりなる選択エピタキシャル膜を形成して
もよい。
以上の温度で熱処理すれば同様の効果が得られる。ま
た、選択エピタキシャル膜は半導体基板と同一の材料で
ある必要はなく、例えばシリコン基板上にシリコンゲル
マニウム混晶よりなる選択エピタキシャル膜を形成して
もよい。
【００３７】また、上記の熱処理はＨ2雰囲気に限るも
のではなく、半導体基板表面の酸化が防げるように、非
酸化性雰囲気であればよく、Ｎ2、Ａｒ等を雰囲気とし
てもよい。また、上記各実施例では、選択成長マスクと
してシリコン酸化膜を用いたが、これに限るものではな
く、窒化珪素膜等であっても良い。
のではなく、半導体基板表面の酸化が防げるように、非
酸化性雰囲気であればよく、Ｎ2、Ａｒ等を雰囲気とし
てもよい。また、上記各実施例では、選択成長マスクと
してシリコン酸化膜を用いたが、これに限るものではな
く、窒化珪素膜等であっても良い。
【００３８】
【発明の効果】本発明によれば、選択エピタキシャル膜
側面を、選択成長に用いるマスクの側面形状に依存する
ことなく、選択成長に用いるマスクの側面と面をなして
接する選択エピタキシャル膜を得ることができる。
側面を、選択成長に用いるマスクの側面形状に依存する
ことなく、選択成長に用いるマスクの側面と面をなして
接する選択エピタキシャル膜を得ることができる。
【図１】本発明の第１の実施の形態に係る選択エピタキ
シャル膜形成工程の工程断面図である。
シャル膜形成工程の工程断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置製
造工程の工程断面図である。
造工程の工程断面図である。
【図３】本発明の第３の実施の形態に係る選択エピタキ
シャル膜形成工程の工程断面図の１部である。
シャル膜形成工程の工程断面図の１部である。
【図４】従来の選択エピタキシャル膜形成工程の第１の
例の工程断面図の１部である。
例の工程断面図の１部である。
【図５】従来の選択エピタキシャル膜形成工程の第２の
例の工程断面図の１部である。
例の工程断面図の１部である。
【図６】従来の選択エピタキシャル膜形成工程の第３の
例の工程断面図の１部である。
例の工程断面図の１部である。
α・・・酸化膜端面のシリコン基板表面となす角 １・・・（１００）シリコン基板 ２、４２、５２、６２・・・酸化膜 ３、４３、５３、６３・・・選択エピタキシャル膜 ４、４４・・・（１１１）ファセット ５・・・第２のシリコン酸化膜 ・・・Ｐ型ポリシリコン膜 ７・・・第３の酸化膜 ８・・・窒化膜 ９・・・エッチング孔 １０・・・窒化膜サイドウォール １１・・・Ｎ型ポリシリコンエミッタ電極 １２・・・エミッタ領域 ２１・・・Ｎ型（１００）シリコンエピタキシャル基板 ２３・・・Ｐ型選択エピタキシャル基板 ２５・・・隙間 ３１・・・Ｐ型シリコン基板 ３３・・・Ｎ型選択エピタキシャル基板 ４１、６１・・・（１００）シリコン基板 ４６・・・ポリシリコン膜 ５１・・・（１１１）シリコン基板 ６４・・・ひさし形状
Claims (5)
- 【請求項１】半導体基板表面上全面に、マスクとなる薄
膜を形成する工程と、前記マスクとなる薄膜の所望の領
域に前記半導体基板表面にいたる開口部を設ける工程
と、前記開口部上に選択的にエピタキシャル膜を形成す
る工程とを有し、前記選択的にエピタキシャル膜を形成
する工程の後に、８００（℃）以上の温度で熱処理工程
を施すことを特徴とする選択エピタキシャル膜の形成方
法。 - 【請求項２】前記マスクとなる薄膜が、絶縁薄膜である
ことを特徴とする、請求項１に記載の選択エピタキシャ
ル膜の形成方法。 - 【請求項３】前記半導体基板表面の面方位が（１００）
面であることを特徴とする請求項１または２に記載の選
択エピタキシャル膜の形成方法。 - 【請求項４】前記熱処理工程が、１０００（Ｐａ）以下
の減圧下で行われることを特徴とする、請求項１ないし
３の何れか１項に記載の選択エピタキシャル膜の形成方
法。 - 【請求項５】表面の面方位が（１００）面である半導体
基板上に窒化珪素膜、酸化珪素膜ないしそれらの積層膜
の何れかよりなる絶縁薄膜を形成する工程、 前記絶縁薄膜の所望の領域に開口部を形成する工程、 前記開口部内に、選択エピタキシャル膜を成長する工
程、 次に、前記選択エピタキシャル膜の形成された半導体基
板を圧力１０００（Ｐａ）以下の水素雰囲気下で、１０
００（℃）以上の熱処理を行う事を特徴とする選択エピ
タキシャル膜の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090676A JPH09283440A (ja) | 1996-04-12 | 1996-04-12 | 選択エピタキシャル膜の形成方法 |
| US08/832,779 US5963822A (en) | 1996-04-12 | 1997-04-04 | Method of forming selective epitaxial film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090676A JPH09283440A (ja) | 1996-04-12 | 1996-04-12 | 選択エピタキシャル膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283440A true JPH09283440A (ja) | 1997-10-31 |
Family
ID=14005151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8090676A Pending JPH09283440A (ja) | 1996-04-12 | 1996-04-12 | 選択エピタキシャル膜の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963822A (ja) |
| JP (1) | JPH09283440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017168523A (ja) * | 2016-03-14 | 2017-09-21 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4228458B2 (ja) * | 1999-03-16 | 2009-02-25 | ソニー株式会社 | 半導体装置の製造方法 |
| US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR100355034B1 (ko) | 1999-07-15 | 2002-10-05 | 삼성전자 주식회사 | 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법 |
| JP2002270685A (ja) * | 2001-03-08 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| KR100421046B1 (ko) * | 2001-07-13 | 2004-03-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR100434698B1 (ko) * | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 선택적 에피성장법 |
| US20030198301A1 (en) * | 2002-01-30 | 2003-10-23 | Kazutaka Terashima | Method of epitaxial lateral overgrowth |
| US8548885B2 (en) * | 2002-02-14 | 2013-10-01 | Multiple-Markets | Fixed income securities ratings visualization |
| US20080121932A1 (en) | 2006-09-18 | 2008-05-29 | Pushkar Ranade | Active regions with compatible dielectric layers |
| US9685524B2 (en) * | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US20070132034A1 (en) * | 2005-12-14 | 2007-06-14 | Giuseppe Curello | Isolation body for semiconductor devices and method to form the same |
| TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
| KR100679610B1 (ko) * | 2006-01-16 | 2007-02-06 | 삼성전자주식회사 | 단결정 구조를 갖는 박막의 형성 방법 |
| US20070212833A1 (en) * | 2006-03-13 | 2007-09-13 | Macronix International Co., Ltd. | Methods for making a nonvolatile memory device comprising a shunt silicon layer |
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| US9412883B2 (en) | 2011-11-22 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for MOS capacitors in replacement gate process |
| KR102240024B1 (ko) | 2014-08-22 | 2021-04-15 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04160098A (ja) * | 1990-10-20 | 1992-06-03 | Nippon Telegr & Teleph Corp <Ntt> | ３―５族化合物半導体結晶層の形成法 |
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| JPH06260427A (ja) * | 1993-03-05 | 1994-09-16 | Nec Corp | 半導体膜の選択成長方法 |
| JPH06338454A (ja) * | 1993-04-01 | 1994-12-06 | Japan Energy Corp | 化合物半導体基板の製造方法 |
-
1996
- 1996-04-12 JP JP8090676A patent/JPH09283440A/ja active Pending
-
1997
- 1997-04-04 US US08/832,779 patent/US5963822A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017168523A (ja) * | 2016-03-14 | 2017-09-21 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
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| Publication number | Publication date |
|---|---|
| US5963822A (en) | 1999-10-05 |
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