JPH05206151A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05206151A JPH05206151A JP3304296A JP30429691A JPH05206151A JP H05206151 A JPH05206151 A JP H05206151A JP 3304296 A JP3304296 A JP 3304296A JP 30429691 A JP30429691 A JP 30429691A JP H05206151 A JPH05206151 A JP H05206151A
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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Abstract
(57)【要約】
【目的】ベース領域をエピタキシャル成長を用いて形成
する自己整合型バイポーラトランジスタにおいて、歩留
りの向上及びベース抵抗を低くする。 【構成】Ｐ+ 型ベース電極用多結晶シリコン８と選択成
長した真性ベース層１３の接続を、真性ベース層１３成
長時に同時に形成されるＰ型多結晶シリコン層１４だけ
でなく、Ｐ+ 型ベース電極用多結晶シリコン８からの不
純物拡散により形成したＰ+ 型外部ベース領域１０によ
り接続する。
する自己整合型バイポーラトランジスタにおいて、歩留
りの向上及びベース抵抗を低くする。 【構成】Ｐ+ 型ベース電極用多結晶シリコン８と選択成
長した真性ベース層１３の接続を、真性ベース層１３成
長時に同時に形成されるＰ型多結晶シリコン層１４だけ
でなく、Ｐ+ 型ベース電極用多結晶シリコン８からの不
純物拡散により形成したＰ+ 型外部ベース領域１０によ
り接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に自己整合型のバイポーラトランジスタの構造に関す
る。
に自己整合型のバイポーラトランジスタの構造に関す
る。
【０００２】
【従来の技術】高周波特性を向上させかつ十分な耐圧を
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題，低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。最近の学会では従来のイオン注入を
用いたベース構造に替るものとして、エピタキシャル法
を用いて形成されたベース層を有する自己整合型バイポ
ーラトランジスタが発表されている。エピタキシャル法
を用いると、厚さおよび不純物濃度を精度よくコントロ
ールできるため極めて薄く、適当な濃度のベース層を形
成することができる。
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題，低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。最近の学会では従来のイオン注入を
用いたベース構造に替るものとして、エピタキシャル法
を用いて形成されたベース層を有する自己整合型バイポ
ーラトランジスタが発表されている。エピタキシャル法
を用いると、厚さおよび不純物濃度を精度よくコントロ
ールできるため極めて薄く、適当な濃度のベース層を形
成することができる。
【０００３】その一例としてＩＥＤＭ９０ｐｐ６０３−
６０６に示された構造を図１３に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びロコス技術による厚いフィールド酸化層４を有す
る。Ｎ+ 型埋込層２はＮ+ 型コレクタ電極引き出し層５
で基板表面に引き出される。Ｐ+ 型ベース電極用多結晶
シリコン８の中央部に開口された領域のＮ+ 型エピタキ
シャル層３上に低温エピタキシャル法を用いて形成され
たＰ型のエピタキシャルベース層１３を有し、またＰ+
型ベース電極用多結晶シリコン８の開口部側壁にはＰ型
エピタキシャルベース層１３の成長時に同時に成長され
たＰ型多結晶シリコン層２０を有する。Ｎ+ 型エミッタ
電極用多結晶シリコン１７は絶縁層２１及びサイドウォ
ール絶縁層２２によりＰ+ 型ベース電極用多結晶シリコ
ン８と絶縁されている。Ｎ+ 型エミッタ電極用多結晶シ
リコン８からの不純物拡散によりＮ+ 型エミッタ層１８
がＰ型エピタキシャルベース層１３の表面に形成されて
いる。この構造ではＰ+ 型ベース電極用多結晶シリコン
８の中央部を開口する際にドライエッチングによりシリ
コン基板上がエッチングされてへこんだり、ダメージが
入るという問題がある。またＰ+ 型ベース電極用多結晶
シリコン８の開口部側壁に形成されるＰ型多結晶シリコ
ン層２０の角の部分のサイドウォール絶縁層２２の厚さ
が薄くなるため、エミッタ−ベ−ス電極間がショートす
る可能性が大きく、トランジスタ歩留りの低下をまね
く。
６０６に示された構造を図１３に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びロコス技術による厚いフィールド酸化層４を有す
る。Ｎ+ 型埋込層２はＮ+ 型コレクタ電極引き出し層５
で基板表面に引き出される。Ｐ+ 型ベース電極用多結晶
シリコン８の中央部に開口された領域のＮ+ 型エピタキ
シャル層３上に低温エピタキシャル法を用いて形成され
たＰ型のエピタキシャルベース層１３を有し、またＰ+
型ベース電極用多結晶シリコン８の開口部側壁にはＰ型
エピタキシャルベース層１３の成長時に同時に成長され
たＰ型多結晶シリコン層２０を有する。Ｎ+ 型エミッタ
電極用多結晶シリコン１７は絶縁層２１及びサイドウォ
ール絶縁層２２によりＰ+ 型ベース電極用多結晶シリコ
ン８と絶縁されている。Ｎ+ 型エミッタ電極用多結晶シ
リコン８からの不純物拡散によりＮ+ 型エミッタ層１８
がＰ型エピタキシャルベース層１３の表面に形成されて
いる。この構造ではＰ+ 型ベース電極用多結晶シリコン
８の中央部を開口する際にドライエッチングによりシリ
コン基板上がエッチングされてへこんだり、ダメージが
入るという問題がある。またＰ+ 型ベース電極用多結晶
シリコン８の開口部側壁に形成されるＰ型多結晶シリコ
ン層２０の角の部分のサイドウォール絶縁層２２の厚さ
が薄くなるため、エミッタ−ベ−ス電極間がショートす
る可能性が大きく、トランジスタ歩留りの低下をまね
く。
【０００４】また、ベース層を選択的にエピタキシャル
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０ｐｐ６０７−ｐ
ｐ６１０に示された構造を図１４に示す。Ｐ- 型シリコ
ン基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層
３及びロコス層４を有する。Ｎ+ 型埋込層はＮ+ 型コレ
クタ電極引き出し層５で基板表面に引き出される。絶縁
層６の上にはＰ+ 型ベース電極用多結晶シリコン８があ
り、Ｐ+ 型ベース電極用多結晶シリコン８の中央に位置
する開口部のＮ- 型エピタキシャル層上に選択的に成長
したＰ型エピタキシャルベース層１３を有し、このベー
ス層１４は同時に成長したＰ型多結晶層１４を介してＰ
+ ベース電極用多結晶シリコン８と接続している。Ｎ+
型エミッタ電極用多結晶シリコン１７は絶縁層２３，お
よびＰ+ 型ベース電極用多結晶シリコン８の開口部側壁
に形成されたサイドウォール絶縁層２４及び１６により
Ｐ+ 型ベース電極用多結晶シリコン８と絶縁されてい
る。Ｎ+ 型エミッタ電極用多結晶シリコン１７からの不
純物の拡散によりＰ型エピタキシャルベース層１３の表
面にＮ+ 型エミッタ層が形成されている。この構造で
は、Ｐ+ 型ベース電極用多結晶シリコン８の中央部を開
口する際に、基板との間に絶縁層（例えば酸化膜）があ
るため、先の従来例の様に基板を掘ったり、基板にダメ
ージが入る心配はない。
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０ｐｐ６０７−ｐ
ｐ６１０に示された構造を図１４に示す。Ｐ- 型シリコ
ン基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層
３及びロコス層４を有する。Ｎ+ 型埋込層はＮ+ 型コレ
クタ電極引き出し層５で基板表面に引き出される。絶縁
層６の上にはＰ+ 型ベース電極用多結晶シリコン８があ
り、Ｐ+ 型ベース電極用多結晶シリコン８の中央に位置
する開口部のＮ- 型エピタキシャル層上に選択的に成長
したＰ型エピタキシャルベース層１３を有し、このベー
ス層１４は同時に成長したＰ型多結晶層１４を介してＰ
+ ベース電極用多結晶シリコン８と接続している。Ｎ+
型エミッタ電極用多結晶シリコン１７は絶縁層２３，お
よびＰ+ 型ベース電極用多結晶シリコン８の開口部側壁
に形成されたサイドウォール絶縁層２４及び１６により
Ｐ+ 型ベース電極用多結晶シリコン８と絶縁されてい
る。Ｎ+ 型エミッタ電極用多結晶シリコン１７からの不
純物の拡散によりＰ型エピタキシャルベース層１３の表
面にＮ+ 型エミッタ層が形成されている。この構造で
は、Ｐ+ 型ベース電極用多結晶シリコン８の中央部を開
口する際に、基板との間に絶縁層（例えば酸化膜）があ
るため、先の従来例の様に基板を掘ったり、基板にダメ
ージが入る心配はない。
【０００５】しかしながら、Ｐ型エピタキシャルベース
層１３とＰ+ 型ベース電極用多結晶シリコン８との接触
面が小さく、Ｐ型エピタキシャルベース層１３の成長時
に、Ｐ型多結晶シリコン層１４が十分に成長しない場
合、ベース抵抗が増大するという問題点がある。また、
Ｐ+ 型ベース電極用多結晶シリコン８から不純物を拡散
させＰ型多結晶シリコン層１４を高濃度化してベース抵
抗を下げる必要があるが、このときにかかる熱処理によ
り、Ｐ型エピタキシャルベース層のプロファイルが変化
してしまうという問題を生ずる。
層１３とＰ+ 型ベース電極用多結晶シリコン８との接触
面が小さく、Ｐ型エピタキシャルベース層１３の成長時
に、Ｐ型多結晶シリコン層１４が十分に成長しない場
合、ベース抵抗が増大するという問題点がある。また、
Ｐ+ 型ベース電極用多結晶シリコン８から不純物を拡散
させＰ型多結晶シリコン層１４を高濃度化してベース抵
抗を下げる必要があるが、このときにかかる熱処理によ
り、Ｐ型エピタキシャルベース層のプロファイルが変化
してしまうという問題を生ずる。
【０００６】
【発明が解決しようとする課題】以上述べた様にベース
層をエピタキシャル成長で形成した自己整合型バイポー
ラトランジスタでは、エミッタ−ベース間ショートによ
る歩留りの低下や、ベース抵抗の増大という問題点があ
った。
層をエピタキシャル成長で形成した自己整合型バイポー
ラトランジスタでは、エミッタ−ベース間ショートによ
る歩留りの低下や、ベース抵抗の増大という問題点があ
った。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
Ｎ- 型エピタキシャル層の最上部に選択的に成長したＰ
型真性ベース層を有し、かつベース電極用多結晶シリコ
ン層と真性ベース層とをつなぐＰ型多結晶シリコンを有
し、さらにベース電極用多結晶シリコン層からｎ- 型エ
ピタキシャル層に不純物を拡散して形成したＰ+ 型外部
ベース領域がＰ型真性ベース層とベース電極用多結晶シ
リコン層をつなぐ構造とを有している。
Ｎ- 型エピタキシャル層の最上部に選択的に成長したＰ
型真性ベース層を有し、かつベース電極用多結晶シリコ
ン層と真性ベース層とをつなぐＰ型多結晶シリコンを有
し、さらにベース電極用多結晶シリコン層からｎ- 型エ
ピタキシャル層に不純物を拡散して形成したＰ+ 型外部
ベース領域がＰ型真性ベース層とベース電極用多結晶シ
リコン層をつなぐ構造とを有している。
【０００８】すなわち本発明の特徴は、素子分離領域に
囲まれた第１導電型コレクタ層の表面中央部に島状に形
成された第２導電型のエピタキシャル層からなる真性ベ
ース層と、前記真性ベース層の表面外周部に形成された
第２導電型の多結晶シリコン層と、前記真性ベース層底
面外周部から素子分離領域に囲まれた領域に形成された
高濃度第２導電型の外部ベース層と、前記外部ベース層
及び前記第２導電型の多結晶シリコンの上に形成された
高濃度第２導電型のベース電極用多結晶シリコンと、そ
の上層に形成された絶縁層と、前記ベース電極用多結晶
シリコンの中央部に形成された開口部の側壁に形成され
たサイドウォール窒化膜と、さらにその外側に形成され
たサイドウォール酸化膜と、前記サイドウォール酸化膜
で囲まれた領域に形成された高濃度第１導電型エミッタ
電極用多結晶シリコンと、前記エミッタ電極用多結晶シ
リコンと前記真性ベース領域の接した領域に形成された
高濃度第１導電型エミッタ領域を有し、前記外部ベース
領域およびベース電極用多結晶シリコンに対して前記エ
ミッタ領域の位置が自己整合的に形成された半導体装置
にある。ここで、エミッタ領域はサイドウォール酸化膜
で囲まれた真性ベース領域表面に形成された高濃度第１
導電型のエピタキシャル層から形成することが出来る。
又、真性ベース領域が、全体の原子数に対して原子数比
でゲルマニウムを１０〜３０％含んだシリコン・ゲルマ
ニウム合金から成ることができる。
囲まれた第１導電型コレクタ層の表面中央部に島状に形
成された第２導電型のエピタキシャル層からなる真性ベ
ース層と、前記真性ベース層の表面外周部に形成された
第２導電型の多結晶シリコン層と、前記真性ベース層底
面外周部から素子分離領域に囲まれた領域に形成された
高濃度第２導電型の外部ベース層と、前記外部ベース層
及び前記第２導電型の多結晶シリコンの上に形成された
高濃度第２導電型のベース電極用多結晶シリコンと、そ
の上層に形成された絶縁層と、前記ベース電極用多結晶
シリコンの中央部に形成された開口部の側壁に形成され
たサイドウォール窒化膜と、さらにその外側に形成され
たサイドウォール酸化膜と、前記サイドウォール酸化膜
で囲まれた領域に形成された高濃度第１導電型エミッタ
電極用多結晶シリコンと、前記エミッタ電極用多結晶シ
リコンと前記真性ベース領域の接した領域に形成された
高濃度第１導電型エミッタ領域を有し、前記外部ベース
領域およびベース電極用多結晶シリコンに対して前記エ
ミッタ領域の位置が自己整合的に形成された半導体装置
にある。ここで、エミッタ領域はサイドウォール酸化膜
で囲まれた真性ベース領域表面に形成された高濃度第１
導電型のエピタキシャル層から形成することが出来る。
又、真性ベース領域が、全体の原子数に対して原子数比
でゲルマニウムを１０〜３０％含んだシリコン・ゲルマ
ニウム合金から成ることができる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明の第１の実施例の半導体装置
の断面図である。
説明する。図１は、本発明の第１の実施例の半導体装置
の断面図である。
【００１０】約１Ω・ｃｍのＰ- 型シリコン基板１にＡ
ｓをイオン注入して形成したＮ+ 型埋込層２を形成し、
濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０〜１．
８μｍのＮ- 型エピタキシャル層３さらに素子分離のた
めのロコス技術によるフィールド酸化層４，Ｎ+ 型コレ
クタ電極引き出し層５，酸化膜６を形成する。Ｐ+ 型ベ
ース電極用多結晶シリコン８の中央部に開口された領域
のＮ- 型エピタキシャル層３上に真性ベースである濃度
１×１０18〜２×１０19ｃｍ-3，厚さ２０〜７０ｎｍ
（ナノメータ）のＰ型エピタキシャルベース層１３を形
成し、Ｐ+ 型ベース電極用多結晶シリコン８とＰ型エピ
タキシャルベース層１３をつなぐＰ型多結晶シリコン１
４を形成し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ
- 型エピタキシャル層３が接する領域及びＰ型エピタキ
シャルベース層１３の外周部とＮ-型エピタキシャル層
が接する領域に存在するＰ+ 型外部ベース領域１０を形
成している。Ｎ+ 型エミッタ電極用多結晶シリコン１７
及びそこから不純物をＰ型エピタキシャルベース１３の
表面に拡散して形成したＮ+ 型エミッタ層１８を形成
し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ+ 型エミ
ッタ電極用多結晶シリコン１７を絶縁するための窒化膜
９，サイドウォール窒化膜１２，サイドウォール酸化膜
１６を形成している。
ｓをイオン注入して形成したＮ+ 型埋込層２を形成し、
濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０〜１．
８μｍのＮ- 型エピタキシャル層３さらに素子分離のた
めのロコス技術によるフィールド酸化層４，Ｎ+ 型コレ
クタ電極引き出し層５，酸化膜６を形成する。Ｐ+ 型ベ
ース電極用多結晶シリコン８の中央部に開口された領域
のＮ- 型エピタキシャル層３上に真性ベースである濃度
１×１０18〜２×１０19ｃｍ-3，厚さ２０〜７０ｎｍ
（ナノメータ）のＰ型エピタキシャルベース層１３を形
成し、Ｐ+ 型ベース電極用多結晶シリコン８とＰ型エピ
タキシャルベース層１３をつなぐＰ型多結晶シリコン１
４を形成し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ
- 型エピタキシャル層３が接する領域及びＰ型エピタキ
シャルベース層１３の外周部とＮ-型エピタキシャル層
が接する領域に存在するＰ+ 型外部ベース領域１０を形
成している。Ｎ+ 型エミッタ電極用多結晶シリコン１７
及びそこから不純物をＰ型エピタキシャルベース１３の
表面に拡散して形成したＮ+ 型エミッタ層１８を形成
し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ+ 型エミ
ッタ電極用多結晶シリコン１７を絶縁するための窒化膜
９，サイドウォール窒化膜１２，サイドウォール酸化膜
１６を形成している。
【００１１】図２乃至図１０に本発明の第１の実施例の
半導体装置の製作工程断面図を示す。
半導体装置の製作工程断面図を示す。
【００１２】図２は、膜厚４０〜１４０ｎｍの酸化膜６
を成長した後、フォトレジスト工程及びエッチング工程
を経てベースが形成される拡散層上に島状にストッパー
酸化膜７を残した断面図である。
を成長した後、フォトレジスト工程及びエッチング工程
を経てベースが形成される拡散層上に島状にストッパー
酸化膜７を残した断面図である。
【００１３】図３は、Ｐ+ 型多結晶シリコン及び窒化膜
９を成長した後、フォトレジスト工程及びドライエッチ
ング工程を経てパターニングし、Ｐ+ 型ベース電極用多
結晶シリコン８及び絶縁用の窒化膜９を形成した断面図
である。このときストッパー酸化膜７はドライエッチン
グ的のストッパーとなり、下のＮ- 型エピタキシャル層
の表面を保護している。
９を成長した後、フォトレジスト工程及びドライエッチ
ング工程を経てパターニングし、Ｐ+ 型ベース電極用多
結晶シリコン８及び絶縁用の窒化膜９を形成した断面図
である。このときストッパー酸化膜７はドライエッチン
グ的のストッパーとなり、下のＮ- 型エピタキシャル層
の表面を保護している。
【００１４】図４は膜厚１００〜２００ｎｍの窒化膜１
１を形成し、さらに熱処理を行ってＰ+ 型ベース電極用
多結晶シリコンから不純物を拡散させ、Ｐ+ 型外部ベー
ス領域１０を形成した場合の断面図である。外部ベース
をイオン注入で形成した場合に比べ、多結晶シリコンか
ら不純物拡散で形成する方が、外部ベースを浅く形成す
ることができる。
１を形成し、さらに熱処理を行ってＰ+ 型ベース電極用
多結晶シリコンから不純物を拡散させ、Ｐ+ 型外部ベー
ス領域１０を形成した場合の断面図である。外部ベース
をイオン注入で形成した場合に比べ、多結晶シリコンか
ら不純物拡散で形成する方が、外部ベースを浅く形成す
ることができる。
【００１５】図５は窒化膜１１を異方性ドライエッチン
グを行ってエッチングしサイドウォール窒化膜１２を形
成した断面図である。この際にもストッパー酸化膜７は
ドラエッチング時のストッパーとなり、Ｎ- 型エピタキ
シャル層表面を保護している。
グを行ってエッチングしサイドウォール窒化膜１２を形
成した断面図である。この際にもストッパー酸化膜７は
ドラエッチング時のストッパーとなり、Ｎ- 型エピタキ
シャル層表面を保護している。
【００１６】図６はフォトレジスト工程を経てストッパ
ー酸化膜のみをウェットエッチングにより取り除いた断
面図である。このときベース電極用多結晶シリコン開口
部底面には高さ４０〜１４０ｎｍ、奥行０．１〜０．４
μｍのくぼみが形成される。
ー酸化膜のみをウェットエッチングにより取り除いた断
面図である。このときベース電極用多結晶シリコン開口
部底面には高さ４０〜１４０ｎｍ、奥行０．１〜０．４
μｍのくぼみが形成される。
【００１７】図７は、分子線エピタキシャル法（以下、
ＭＢＥと記す）で真性ベースとなるＰ型エピタキシャル
ベース層１３を成長したものである。絶縁膜（酸化膜，
窒化膜）で被覆されていない領域、すなわち単結晶又は
多結晶が表面に表出している領域のみに選択的に結晶成
長する条件とすれば、ｎ- 型エピタキシャル層３上のス
トッパー酸化膜が除かれた領域にＭＢＥによるＰ型エピ
タキシャルベース層１３が成長し、またベース電極用多
結晶シリコン８の下部の領域には同時にＰ型多結晶シリ
コン１４が成長する。
ＭＢＥと記す）で真性ベースとなるＰ型エピタキシャル
ベース層１３を成長したものである。絶縁膜（酸化膜，
窒化膜）で被覆されていない領域、すなわち単結晶又は
多結晶が表面に表出している領域のみに選択的に結晶成
長する条件とすれば、ｎ- 型エピタキシャル層３上のス
トッパー酸化膜が除かれた領域にＭＢＥによるＰ型エピ
タキシャルベース層１３が成長し、またベース電極用多
結晶シリコン８の下部の領域には同時にＰ型多結晶シリ
コン１４が成長する。
【００１８】単結晶シリコンと多結晶シリコンがほぼ同
じ成長速度をもつ条件であれば、くぼみの高さが１００
ｎｍあったとき、単結晶シリコン５０ｎｍ，多結晶シリ
コン５０ｎｍ成長することにより、Ｐ+ 型ベース電極用
多結晶シリコン８とＰ型エピタキシャルベース層１３が
Ｐ型多結晶シリコン１４を経てつながれる。また、先に
形成したＰ+ 型外部ベース領域１０ともＰ型エピタキシ
ャルベース層の周辺が直接つながっているＰ型エピタキ
シャルベース層１３とＰ型多結晶シリコン１４の接続が
不十分な場合でもベース抵抗が増大することは無い。
じ成長速度をもつ条件であれば、くぼみの高さが１００
ｎｍあったとき、単結晶シリコン５０ｎｍ，多結晶シリ
コン５０ｎｍ成長することにより、Ｐ+ 型ベース電極用
多結晶シリコン８とＰ型エピタキシャルベース層１３が
Ｐ型多結晶シリコン１４を経てつながれる。また、先に
形成したＰ+ 型外部ベース領域１０ともＰ型エピタキシ
ャルベース層の周辺が直接つながっているＰ型エピタキ
シャルベース層１３とＰ型多結晶シリコン１４の接続が
不十分な場合でもベース抵抗が増大することは無い。
【００１９】図８は、表面に膜厚１００〜２００ｎｍ酸
化膜１５を成長した場合の断面図である。
化膜１５を成長した場合の断面図である。
【００２０】図９は、異方性ドライエッチにより酸化膜
１５をエッチングしサイドウォール酸化膜１６を形成し
た場合の断面図である。
１５をエッチングしサイドウォール酸化膜１６を形成し
た場合の断面図である。
【００２１】図１０は、Ａｓをドープした膜厚１５０〜
３００ｎｍの多結晶シリコンをパターニングし、エミッ
タ電極用多結晶シリコン１７を形成し、その後熱処理例
えばランプアニール８５０℃，１０秒を行ってＮ+ 型エ
ミッタ層１８をエミッタ電極用多結晶シリコン１７から
の不純物拡散で形成した場合の断面図である。
３００ｎｍの多結晶シリコンをパターニングし、エミッ
タ電極用多結晶シリコン１７を形成し、その後熱処理例
えばランプアニール８５０℃，１０秒を行ってＮ+ 型エ
ミッタ層１８をエミッタ電極用多結晶シリコン１７から
の不純物拡散で形成した場合の断面図である。
【００２２】次に本発明の第２の実施例を図１１に示
す。本実施例ではＮ+ 型エミッタ層１９をＭＢＥ選択成
長を用いてＰ型エピタキシャルベース層の上に成長し、
さらにｎ+ 型エミッタ層１９上にタングステンシリサイ
ド３０を形成した構造となっている。この構造ではＮ+
型エミッタ層１９の形成時に熱処理が必要ないため、Ｐ
型エピタキシャルベース層のプロファイルが変化するこ
とがない。
す。本実施例ではＮ+ 型エミッタ層１９をＭＢＥ選択成
長を用いてＰ型エピタキシャルベース層の上に成長し、
さらにｎ+ 型エミッタ層１９上にタングステンシリサイ
ド３０を形成した構造となっている。この構造ではＮ+
型エミッタ層１９の形成時に熱処理が必要ないため、Ｐ
型エピタキシャルベース層のプロファイルが変化するこ
とがない。
【００２３】次に本発明の第３の実施例を図１２に示
す。本実施例の半導体装置は、全体の原子数に対して原
子数比がゲルマニウム１０〜３０％を含んだ単結晶シリ
コン・ゲルマニウム合金３１を真性ベースとして用いた
構造である。このとき同時に多結晶シリコン・ゲルマニ
ウム合金３２もベース電極用多結晶シリコンのオーバー
ハング下部に成長し、真性ベースと接続される。
す。本実施例の半導体装置は、全体の原子数に対して原
子数比がゲルマニウム１０〜３０％を含んだ単結晶シリ
コン・ゲルマニウム合金３１を真性ベースとして用いた
構造である。このとき同時に多結晶シリコン・ゲルマニ
ウム合金３２もベース電極用多結晶シリコンのオーバー
ハング下部に成長し、真性ベースと接続される。
【００２４】尚、図１１，図１２において、図１〜図１
０と同一もしくは類似の機能の箇所は同じ符号で示して
ある。
０と同一もしくは類似の機能の箇所は同じ符号で示して
ある。
【００２５】
【発明の効果】以上説明した様に本発明は、極めて薄く
均一性の良い真性ベース層を選択ＭＢＥ法を用いてＰ+
ベース電極用多結晶シリコンの下に選択的に形成し、Ｐ
+ ベース電極用多結晶シリコンと真性ベース層をＰ+ ベ
ース電極用多結晶シリコンからの不純物拡散で形成した
外部ベース領域を通して接続することにより、ベース抵
抗を低くしたので、歩留りの良い極めて高性能高周波特
性を有する自己整合型バイポーラトランジスタ構造とな
る。
均一性の良い真性ベース層を選択ＭＢＥ法を用いてＰ+
ベース電極用多結晶シリコンの下に選択的に形成し、Ｐ
+ ベース電極用多結晶シリコンと真性ベース層をＰ+ ベ
ース電極用多結晶シリコンからの不純物拡散で形成した
外部ベース領域を通して接続することにより、ベース抵
抗を低くしたので、歩留りの良い極めて高性能高周波特
性を有する自己整合型バイポーラトランジスタ構造とな
る。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図３】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図４】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図５】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図６】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図７】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図８】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図９】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図１０】本発明の第１の実施例を製造する製造方法を
工程順に示した断面図。
工程順に示した断面図。
【図１１】本発明の第２の実施例を示す断面図。
【図１２】本発明の第３の実施例を示す断面図。
【図１３】従来技術を示す断面図。
【図１４】別の従来技術を示す断面図。
１ Ｐ- 型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピタキシャル層 ４ フィールド酸化膜 ５ Ｎ+ 型コレクタ電極引き出し層 ６ 酸化膜 ７ ストッパー酸化膜 ８ Ｐ+ 型ベース電極用多結晶シリコン ９ 窒化膜 １０ Ｐ+ 型外部ベース領域 １１ 窒化膜 １２ サイドウォール窒化膜 １３ Ｐ型エピタキシャルベース層（真性ベース） １４ Ｐ型多結晶シリコン層 １５ 酸化膜 １６ サイドウォール酸化膜 １７ Ｎ+ エミッタ電極用多結晶シリコン １８ Ｎ+ 型エミッタ層 １９ Ｎ+ 型エピタキシャルエミッタ層 ２０ Ｐ型多結晶シリコン層 ２１，２３ 絶縁層 ２２，２４ サイドウォール絶縁層 ３０ タングステンシリサイド層 ３１ 単結晶シリコンゲルマニウム合金層（真性ベー
ス） ３２ 多結晶シリコンゲルマニウム合金層
ス） ３２ 多結晶シリコンゲルマニウム合金層
Claims (3)
- 【請求項１】 素子分離領域に囲まれた第１導電型コレ
クタ層の表面中央部に島状に形成された第２導電型のエ
ピタキシャル層からなる真性ベース層と、前記真性ベー
ス層の表面外周部に形成された第２導電型の多結晶シリ
コン層と、前記真性ベース層底面外周部から素子分離領
域に囲まれた領域に形成された高濃度第２導電型の外部
ベース層と、前記外部ベース層及び前記第２導電型の多
結晶シリコンの上に形成された高濃度第２導電型のベー
ス電極用多結晶シリコンと、その上層に形成された絶縁
層と、前記ベース電極用多結晶シリコンの中央部に形成
された開口部の側壁に形成されたサイドウォール窒化膜
と、さらにその外側に形成されたサイドウォール酸化膜
と、前記サイドウォール酸化膜で囲まれた領域に形成さ
れた高濃度第１導電型エミッタ電極用多結晶シリコン
と、前記エミッタ電極用多結晶シリコンと前記真性ベー
ス領域の接した領域に形成された高濃度第１導電型エミ
ッタ領域とを有し、前記外部ベース領域ならびにベース
電極用多結晶シリコンに対して前記エミッタ領域の位置
が自己整合的に形成されることを特徴とする半導体装
置。 - 【請求項２】 前記サイドウォール酸化膜で囲まれた領
域の前記真性ベース領域表面に形成された高濃度第１導
電型のエピタキシャル層によって前記エミッタ領域を構
成したことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 真性ベース領域が、全体の原子数に対す
る原子数比としてゲルマニウムを１０〜３０％含んだシ
リコン・ゲルマニウム合金からなることを特徴とする請
求項１もしくは請求項２に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304296A JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
| US08/258,999 US5424228A (en) | 1991-11-20 | 1994-06-13 | Method for fabricating a bipolar transistor with reduced base resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304296A JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206151A true JPH05206151A (ja) | 1993-08-13 |
| JP3132101B2 JP3132101B2 (ja) | 2001-02-05 |
Family
ID=17931328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03304296A Expired - Fee Related JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424228A (ja) |
| JP (1) | JP3132101B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307347A (ja) * | 1994-05-12 | 1995-11-21 | Nec Corp | 半導体装置およびその製造方法 |
| US5962880A (en) * | 1996-07-12 | 1999-10-05 | Hitachi, Ltd. | Heterojunction bipolar transistor |
| US6080631A (en) * | 1997-05-23 | 2000-06-27 | Nec Corporation | Method for manufacturing self-alignment type bipolar transistor having epitaxial base layer |
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| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| JP2914213B2 (ja) * | 1995-03-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5866462A (en) * | 1995-09-29 | 1999-02-02 | Analog Devices, Incorporated | Double-spacer technique for forming a bipolar transistor with a very narrow emitter |
| JPH09167777A (ja) * | 1995-12-15 | 1997-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
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| EP0812470B1 (en) * | 1995-12-28 | 2003-03-19 | Koninklijke Philips Electronics N.V. | A method of manufacturing a self-aligned vertical bipolar transistor on an soi |
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| JP4308674B2 (ja) * | 2002-04-16 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| FR2845522A1 (fr) * | 2002-10-03 | 2004-04-09 | St Microelectronics Sa | Circuit integre a couche enterree fortement conductrice |
| TW200518341A (en) * | 2003-09-30 | 2005-06-01 | Agere Systems Inc | Bipolar transistor with selectively deposited emitter |
| US10797132B2 (en) * | 2018-06-29 | 2020-10-06 | Newport Fab, Llc | Heterojunction bipolar transistor fabrication using resist mask edge effects |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4740482A (en) * | 1985-11-13 | 1988-04-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing bipolar transistor |
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
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1991
- 1991-11-20 JP JP03304296A patent/JP3132101B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-13 US US08/258,999 patent/US5424228A/en not_active Expired - Fee Related
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|---|---|
| JP3132101B2 (ja) | 2001-02-05 |
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| JPH10335343A (ja) | 半導体装置の製造方法 |
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