JP2850666B2 - 自己整合型バイポーラトランジスタおよびその製造方法 - Google Patents
自己整合型バイポーラトランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は自己整合型（セルフアラ
イン型）バイポーラトランジスタおよびその製造方法に
関するものである。
イン型）バイポーラトランジスタおよびその製造方法に
関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの寄生ベース容
量および寄生ベース抵抗を低減するため、ベース電極に
対してエミッタ電極を自己整合的に形成するバイポーラ
トランジスタが実用化されている。
量および寄生ベース抵抗を低減するため、ベース電極に
対してエミッタ電極を自己整合的に形成するバイポーラ
トランジスタが実用化されている。
【０００３】従来の自己整合型バイポーラトランジスタ
について、図１１〜図１４を参照して工程順に説明す
る。
について、図１１〜図１４を参照して工程順に説明す
る。
【０００４】はじめに図１１に示すように、Ｐ型シリコ
ン基板１０１上にＮ+ 型埋込層１０２、Ｎ型コレクタ層
１０３、フィールド酸化膜１０４、Ｎ+ 型コレクタ引き
出し層１０５を形成する。全面にシリコン酸化膜１０６
を成長し、ベース領域が形成される部分のシリコン酸化
膜を除去する。次にＰ+ 型多結晶シリコン１０７および
シリコン窒化膜１０８を形成する。
ン基板１０１上にＮ+ 型埋込層１０２、Ｎ型コレクタ層
１０３、フィールド酸化膜１０４、Ｎ+ 型コレクタ引き
出し層１０５を形成する。全面にシリコン酸化膜１０６
を成長し、ベース領域が形成される部分のシリコン酸化
膜を除去する。次にＰ+ 型多結晶シリコン１０７および
シリコン窒化膜１０８を形成する。
【０００５】次に図１２に示すように、シリコン窒化膜
１０８およびＰ+ 型多結晶シリコン１０７をフォトレジ
スタ工程および異方性ドライエッチング工程を経てパタ
ーニングして、Ｐ+ 型ベースポリシリコン電極１０７ａ
を形成し、同時にその中央部にエミッタ開口する。つぎ
にエミッタ開口部に真性ベース層を形成するためのボロ
ン注入を行いボロン注入部（連続点で示す）を形成す
る。
１０８およびＰ+ 型多結晶シリコン１０７をフォトレジ
スタ工程および異方性ドライエッチング工程を経てパタ
ーニングして、Ｐ+ 型ベースポリシリコン電極１０７ａ
を形成し、同時にその中央部にエミッタ開口する。つぎ
にエミッタ開口部に真性ベース層を形成するためのボロ
ン注入を行いボロン注入部（連続点で示す）を形成す
る。
【０００６】次に図１３に示すように、熱処理を行って
Ｐ+ 型外部ベース１１０およびＰ型真性ベース１０９を
形成する。つぎにエミッタ開口部側壁に絶縁膜で形成さ
れたサイドウォール１１１を形成する。
Ｐ+ 型外部ベース１１０およびＰ型真性ベース１０９を
形成する。つぎにエミッタ開口部側壁に絶縁膜で形成さ
れたサイドウォール１１１を形成する。
【０００７】次に図１４に示すように、Ｎ+ 型多結晶シ
リコンで形成されたエミッタポリシリコン電極１１２を
形成し、その後熱処理を行ってＮ+ 型エミッタ１１３を
形成する。
リコンで形成されたエミッタポリシリコン電極１１２を
形成し、その後熱処理を行ってＮ+ 型エミッタ１１３を
形成する。
【０００８】このセルフアライン型バイポーラトランジ
スタでは、Ｐ+ 型多結晶シリコン１０７に異方性ドライ
エッチングでエミッタ開口すると、真性ベース１０９表
面に損傷が入り、歩留まり良くトランジスタを製造する
ことが出来ない。また、外部ベース１１０の面積はフィ
ールド酸化膜形成時の目合わせ工程とＰ+ 型ベースポリ
シリコン電極１０７ａ形成時の目合わせ工程によって決
まる。このため、目ズレマージンが必要となり必要以上
に外部ベース面積が大きくなって寄生ベース容量が増大
してしまい、高速化の妨げとなる。
スタでは、Ｐ+ 型多結晶シリコン１０７に異方性ドライ
エッチングでエミッタ開口すると、真性ベース１０９表
面に損傷が入り、歩留まり良くトランジスタを製造する
ことが出来ない。また、外部ベース１１０の面積はフィ
ールド酸化膜形成時の目合わせ工程とＰ+ 型ベースポリ
シリコン電極１０７ａ形成時の目合わせ工程によって決
まる。このため、目ズレマージンが必要となり必要以上
に外部ベース面積が大きくなって寄生ベース容量が増大
してしまい、高速化の妨げとなる。
【０００９】このような問題点を解決する方法として、
選択エピタキシャル成長法を用いたセルフアライン型バ
イポーラトランジスタの一例としてＩＥＤＭ’９０、ｐ
ｐ６０７−６１０に示されたセルフアライン型トランジ
スタについて図１５〜図１９を用いて説明する。
選択エピタキシャル成長法を用いたセルフアライン型バ
イポーラトランジスタの一例としてＩＥＤＭ’９０、ｐ
ｐ６０７−６１０に示されたセルフアライン型トランジ
スタについて図１５〜図１９を用いて説明する。
【００１０】はじめに図１５に示すように、Ｐ型シリコ
ン基板１０１上にＮ+ 型埋込層１０２、Ｎ型コレクタ層
１０３、フィールド酸化膜１０４、コレクタ引き出し層
１０５を形成する。全面にシリコン酸化膜１０６を成長
し、次にＰ+ 型多結晶シリコン１０７およびシリコン窒
化膜１０８を形成する。
ン基板１０１上にＮ+ 型埋込層１０２、Ｎ型コレクタ層
１０３、フィールド酸化膜１０４、コレクタ引き出し層
１０５を形成する。全面にシリコン酸化膜１０６を成長
し、次にＰ+ 型多結晶シリコン１０７およびシリコン窒
化膜１０８を形成する。
【００１１】次に図１６に示すように、シリコン窒化膜
１０８およびＰ+ 型多結晶シリコン１０７をフォトレジ
スタ工程および異方性ドライエッチング工程を経てパタ
ーニングして、Ｐ+ 型ベースポリシリコン電極１０７ａ
を形成し、同時にその中央部にエミッタ開口する。この
時シリコン酸化膜１０６が異方性ドライエッチングに対
し、真性ベースができるＮ型コレクタ層表面を保護す
る。
１０８およびＰ+ 型多結晶シリコン１０７をフォトレジ
スタ工程および異方性ドライエッチング工程を経てパタ
ーニングして、Ｐ+ 型ベースポリシリコン電極１０７ａ
を形成し、同時にその中央部にエミッタ開口する。この
時シリコン酸化膜１０６が異方性ドライエッチングに対
し、真性ベースができるＮ型コレクタ層表面を保護す
る。
【００１２】次に図１７に示すようにエミッタ開口部側
壁に絶縁膜で形成されたサイドウォール１１１を形成す
る。つぎに等方性のウェットエッチングを行って開口内
部のシリコン酸化膜１０６を取り除くとともに、開口端
から後退させる。
壁に絶縁膜で形成されたサイドウォール１１１を形成す
る。つぎに等方性のウェットエッチングを行って開口内
部のシリコン酸化膜１０６を取り除くとともに、開口端
から後退させる。
【００１３】次に図１８に示すように選択成長技術を用
いてシリコン酸化膜１０６を取り除いたＮ型コレクタ層
１０３上にＰ型シリコン層からなるベースエピタキシャ
ル層１１４を成長するのと同時にベースポリシリコン電
極１０７ａのひさしからＰ型多結晶シリコン層からなる
リンクポリシリコン層１１５が成長し、ベースエピタキ
シャル層１１４とベースポリシリコン電極１０７ａをつ
なぐ。このときベースエピタキシャル層１１４とリンク
ポリシリコン層１１５はほぼ同じ膜厚となる。
いてシリコン酸化膜１０６を取り除いたＮ型コレクタ層
１０３上にＰ型シリコン層からなるベースエピタキシャ
ル層１１４を成長するのと同時にベースポリシリコン電
極１０７ａのひさしからＰ型多結晶シリコン層からなる
リンクポリシリコン層１１５が成長し、ベースエピタキ
シャル層１１４とベースポリシリコン電極１０７ａをつ
なぐ。このときベースエピタキシャル層１１４とリンク
ポリシリコン層１１５はほぼ同じ膜厚となる。
【００１４】つぎに図１９に示すように、第２のサイド
ウォール１１６を形成した後、Ｎ+型多結晶シリコンで
形成されたエミッタポリシリコン電極１１２を形成し、
その後熱処理を行ってポリシリコン電極１１２からＮ型
不純物を導入してＮ+ 型エミッタ１１３を形成する。
ウォール１１６を形成した後、Ｎ+型多結晶シリコンで
形成されたエミッタポリシリコン電極１１２を形成し、
その後熱処理を行ってポリシリコン電極１１２からＮ型
不純物を導入してＮ+ 型エミッタ１１３を形成する。
【００１５】この構造ではエミッタ開口の際のドライエ
ッチングによるダメージを受けることはない。また、ベ
ース面積はエミッタ開口端からのシリコン酸化膜１０６
のエッチング量により制御できるため、目合わせ工程に
よる目ズレの影響を受けないためベース面積を極めて小
さくできる。
ッチングによるダメージを受けることはない。また、ベ
ース面積はエミッタ開口端からのシリコン酸化膜１０６
のエッチング量により制御できるため、目合わせ工程に
よる目ズレの影響を受けないためベース面積を極めて小
さくできる。
【００１６】
【発明が解決しようとする課題】しかしながらこの構造
では、エミッタ形成時の熱処理等により、Ｐ+ 型ベース
ポリシリコン層１０７ａからリンクポリシリコン層１１
５へは不純物は拡散しやすいが、リンクポリシリコン層
直下のベースエピタキシャル層には不純物が拡散しにく
くこの結果ベース抵抗が大きくなってしまうという問題
がある（不純物は単結晶シリコン中に比べ、多結晶シリ
コン中で拡散しやすいため）。一方、リンクポリシリコ
ン層直下のベースエピタキシャル層まで十分に不純物を
拡散させるような熱処理をしてしまうと、ベースエピタ
キシャル層から不純物が拡散し、ベース幅が広がって、
遮断周波数の低下を招き、高速化を妨げてしまう。
では、エミッタ形成時の熱処理等により、Ｐ+ 型ベース
ポリシリコン層１０７ａからリンクポリシリコン層１１
５へは不純物は拡散しやすいが、リンクポリシリコン層
直下のベースエピタキシャル層には不純物が拡散しにく
くこの結果ベース抵抗が大きくなってしまうという問題
がある（不純物は単結晶シリコン中に比べ、多結晶シリ
コン中で拡散しやすいため）。一方、リンクポリシリコ
ン層直下のベースエピタキシャル層まで十分に不純物を
拡散させるような熱処理をしてしまうと、ベースエピタ
キシャル層から不純物が拡散し、ベース幅が広がって、
遮断周波数の低下を招き、高速化を妨げてしまう。
【００１７】以上述べたように従来の自己整合型バイポ
ーラトランジスタは、エミッタ開口時のドライエッチン
グによるダメージの問題があり、それを解決できる選択
エピタキシャル法を用いた場合でもベース抵抗の増大な
どの問題がある。
ーラトランジスタは、エミッタ開口時のドライエッチン
グによるダメージの問題があり、それを解決できる選択
エピタキシャル法を用いた場合でもベース抵抗の増大な
どの問題がある。
【００１８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型シリコン層からなるコレクタ層上に形成され
た膜厚４０ｎｍ〜５０ｎｍの第１の絶縁膜と、前記第１
の絶縁膜上に形成された高濃度第２導電型の第１の多結
晶シリコン層からなるベースポリシリコン電極と、前記
ベースポリシリコン電極上に形成された第２の絶縁膜
と、前記ベースポリシリコン電極および前記第２の絶縁
膜に形成されたエミッタ開口と、前記エミッタ開口側壁
に第３の絶縁膜で形成された第１のサイドウォールと、
前記エミッタ開口外周部の前記第１の絶縁膜を除去した
前記コレクタ層上に形成された膜厚３ｎｍ〜１０ｎｍの
第２導電型シリコンエピタキシャル層と、前記第２導電
型シリコンエピタキシャル層が成長するのと同時にエミ
ッタ開口外周部のベースポリシリコン電極の庇の下から
前記第２導電型シリコンエピタキシャル層に接するよう
に形成された第２導電型の第２の多結晶シリコン層から
なるリンクポリシリコン層と、前記エミッタ開口下の前
記第１の絶縁膜を除去した前記コレクタ層上に形成した
膜厚２０ｎｍ〜８０ｎｍの高濃度第２導電型の第２のシ
リコンエピタキシャル層からなるベース層を有し、前記
第２のシリコンエピタキシャル層からなる第２導電型ベ
ース層を成長するのと同時に前記第２の多結晶シリコン
層の側壁に形成した第２導電型の第３の多結晶シリコン
層を有し、前記第１のサイドウォールおよび前記第３の
多結晶シリコン層を覆うように形成した第４の絶縁膜か
らなる第２のサイドウォールを有し、高濃度第１の導電
型の第４の多結晶シリコン層からなるエミッタ電極を有
し、前記エミッタ電極からの不純物拡散により前記ベー
ス層内に形成した高濃度第１導電型エミッタ層を有する
ことを特徴とする自己整合型バイポーラトランジスタで
ある。ここでの多結晶シリコン層の膜厚は前記第１のシ
リコンエピタキシャル層の膜厚にたいして３倍以上厚い
ことが好ましい。
第１導電型シリコン層からなるコレクタ層上に形成され
た膜厚４０ｎｍ〜５０ｎｍの第１の絶縁膜と、前記第１
の絶縁膜上に形成された高濃度第２導電型の第１の多結
晶シリコン層からなるベースポリシリコン電極と、前記
ベースポリシリコン電極上に形成された第２の絶縁膜
と、前記ベースポリシリコン電極および前記第２の絶縁
膜に形成されたエミッタ開口と、前記エミッタ開口側壁
に第３の絶縁膜で形成された第１のサイドウォールと、
前記エミッタ開口外周部の前記第１の絶縁膜を除去した
前記コレクタ層上に形成された膜厚３ｎｍ〜１０ｎｍの
第２導電型シリコンエピタキシャル層と、前記第２導電
型シリコンエピタキシャル層が成長するのと同時にエミ
ッタ開口外周部のベースポリシリコン電極の庇の下から
前記第２導電型シリコンエピタキシャル層に接するよう
に形成された第２導電型の第２の多結晶シリコン層から
なるリンクポリシリコン層と、前記エミッタ開口下の前
記第１の絶縁膜を除去した前記コレクタ層上に形成した
膜厚２０ｎｍ〜８０ｎｍの高濃度第２導電型の第２のシ
リコンエピタキシャル層からなるベース層を有し、前記
第２のシリコンエピタキシャル層からなる第２導電型ベ
ース層を成長するのと同時に前記第２の多結晶シリコン
層の側壁に形成した第２導電型の第３の多結晶シリコン
層を有し、前記第１のサイドウォールおよび前記第３の
多結晶シリコン層を覆うように形成した第４の絶縁膜か
らなる第２のサイドウォールを有し、高濃度第１の導電
型の第４の多結晶シリコン層からなるエミッタ電極を有
し、前記エミッタ電極からの不純物拡散により前記ベー
ス層内に形成した高濃度第１導電型エミッタ層を有する
ことを特徴とする自己整合型バイポーラトランジスタで
ある。ここでの多結晶シリコン層の膜厚は前記第１のシ
リコンエピタキシャル層の膜厚にたいして３倍以上厚い
ことが好ましい。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２０】図１は本発明の第１の実施例の構造断面図
である。Ｐ型シリコン基板１、Ｎ+型埋込層２、Ｎ型シ
リコン層で形成されたコレクタ層３とフィールド酸化膜
４、Ｎ+ 型コレクタ引き出し層５を有し、コレクタ領域
３上に膜厚約４０〜１５０ｎｍ，代表例として７０ｎｍ
のシリコン酸化膜６と、その上にＰ+ 型多結晶シリコン
で形成されたベースポリシリコン電極７ａとその上にシ
リコン窒化膜８とを有し、ベースポリシリコン電極７ａ
およびシリコン窒化膜８に形成された開口部と、開口部
側壁に形成された膜厚約５０〜２００ｎｍのシリコン窒
化膜からなる第１のサイドウォール９を有し、開口周辺
部のシリコン酸化膜６を除去したコレクタ層３上に選択
的に形成した膜厚約３ｎｍ〜１０ｎｍ、代表例として５
ｎｍのＰ型シリコンエピタキシャル層１０と、シリコン
エピタキシャル層１０の成長と同時にエミッタ開口外周
部のベースポリシリコン電極７ａの庇からＰ型シリコン
エピタキシャル層１０に接続するように形成された膜厚
約３０〜１４０ｎｍ、代表例として６５ｎｍのＰ+ 型の
第１のリンクポリシリコン層１１とを有し、エミッタ開
口下のシリコン酸化膜６を除去したコレクタ層３上に形
成した膜厚約２０〜８０ｎｍ、代表例として５０ｎｍの
Ｐ型シリコンエピタキシャル層からなるベース層１３を
有し、ベース層１３成長と同時にＰ+ 型リンクポリシリ
コン層１１の側壁に成長しベース層１３と第１のリンク
ポリシリコン層１１をつなぐ膜厚約２０〜８０ｎｍ、代
表例として５０ｎｍのＰ+ 型の第２のリンクポリシリコ
ン層１４を有し、第１のサイドウォール９および第２の
リンクポリシリコン層１４の側壁に形成された膜厚約５
０〜１５０ｎｍのシリコン酸化膜からなる第２のサイド
ウォール１５と、ベース層表面に形成された接合深さ約
１０〜６０ｎｍ代表例として２０ｎｍのＮ+ 型エミッタ
層１７とＮ+ 型多結晶シリコンからなるエミッタポリシ
リコン電極１６とを有する構造となっている。
である。Ｐ型シリコン基板１、Ｎ+型埋込層２、Ｎ型シ
リコン層で形成されたコレクタ層３とフィールド酸化膜
４、Ｎ+ 型コレクタ引き出し層５を有し、コレクタ領域
３上に膜厚約４０〜１５０ｎｍ，代表例として７０ｎｍ
のシリコン酸化膜６と、その上にＰ+ 型多結晶シリコン
で形成されたベースポリシリコン電極７ａとその上にシ
リコン窒化膜８とを有し、ベースポリシリコン電極７ａ
およびシリコン窒化膜８に形成された開口部と、開口部
側壁に形成された膜厚約５０〜２００ｎｍのシリコン窒
化膜からなる第１のサイドウォール９を有し、開口周辺
部のシリコン酸化膜６を除去したコレクタ層３上に選択
的に形成した膜厚約３ｎｍ〜１０ｎｍ、代表例として５
ｎｍのＰ型シリコンエピタキシャル層１０と、シリコン
エピタキシャル層１０の成長と同時にエミッタ開口外周
部のベースポリシリコン電極７ａの庇からＰ型シリコン
エピタキシャル層１０に接続するように形成された膜厚
約３０〜１４０ｎｍ、代表例として６５ｎｍのＰ+ 型の
第１のリンクポリシリコン層１１とを有し、エミッタ開
口下のシリコン酸化膜６を除去したコレクタ層３上に形
成した膜厚約２０〜８０ｎｍ、代表例として５０ｎｍの
Ｐ型シリコンエピタキシャル層からなるベース層１３を
有し、ベース層１３成長と同時にＰ+ 型リンクポリシリ
コン層１１の側壁に成長しベース層１３と第１のリンク
ポリシリコン層１１をつなぐ膜厚約２０〜８０ｎｍ、代
表例として５０ｎｍのＰ+ 型の第２のリンクポリシリコ
ン層１４を有し、第１のサイドウォール９および第２の
リンクポリシリコン層１４の側壁に形成された膜厚約５
０〜１５０ｎｍのシリコン酸化膜からなる第２のサイド
ウォール１５と、ベース層表面に形成された接合深さ約
１０〜６０ｎｍ代表例として２０ｎｍのＮ+ 型エミッタ
層１７とＮ+ 型多結晶シリコンからなるエミッタポリシ
リコン電極１６とを有する構造となっている。
【００２１】このセルフアライン型トランジスタの製造
方法について図２〜図９を用いて説明する。
方法について図２〜図９を用いて説明する。
【００２２】はじめに図２に示すように、Ｐ型シリコン
基板１上にＮ+ 型埋込層２、Ｎ型コレクタ層３、フィー
ルド酸化膜４、コレクタ引き出し層５を形成する。全面
に膜厚約４０〜１５０ｎｍ、例えば７０ｎｍのシリコン
酸化膜６を成長し、次にＰ+型多結晶シリコン７および
シリコン窒化膜８を形成する。
基板１上にＮ+ 型埋込層２、Ｎ型コレクタ層３、フィー
ルド酸化膜４、コレクタ引き出し層５を形成する。全面
に膜厚約４０〜１５０ｎｍ、例えば７０ｎｍのシリコン
酸化膜６を成長し、次にＰ+型多結晶シリコン７および
シリコン窒化膜８を形成する。
【００２３】次に図３に示すように、シリコン酸化膜８
およびＰ+ 型多結晶シリコン７をフォトレジスト工程お
よび異方性ドライエッチング工程を経てパターニングし
て、Ｐ+ 型ベースポリシリコン電極７ａを形成し、同時
にその中央部にエミッタ開口する。この時シリコン酸化
膜６が異方性ドライエッチングに対し、Ｎ型コレクタ層
表面を保護する。
およびＰ+ 型多結晶シリコン７をフォトレジスト工程お
よび異方性ドライエッチング工程を経てパターニングし
て、Ｐ+ 型ベースポリシリコン電極７ａを形成し、同時
にその中央部にエミッタ開口する。この時シリコン酸化
膜６が異方性ドライエッチングに対し、Ｎ型コレクタ層
表面を保護する。
【００２４】次に図４に示すようにエミッタ開口部側壁
に窒化膜で形成された第１のサイドウォール９を形成す
る。つぎに等方性のウェットエッチングを行って開口内
部のシリコン酸化膜６を取り除くとともに、開口端から
約１００ｎｍ〜２００ｎｍ後退させる。このときベース
ポリシリコン電極７ａの庇の下には約４０〜１５０ｎｍ
例えば７０ｎｍの高さの空間が形成される。
に窒化膜で形成された第１のサイドウォール９を形成す
る。つぎに等方性のウェットエッチングを行って開口内
部のシリコン酸化膜６を取り除くとともに、開口端から
約１００ｎｍ〜２００ｎｍ後退させる。このときベース
ポリシリコン電極７ａの庇の下には約４０〜１５０ｎｍ
例えば７０ｎｍの高さの空間が形成される。
【００２５】次に図５に示すように選択成長技術を用い
てシリコン酸化膜６を取り除いたＮ型コレクタ層３上に
Ｐ型シリコン層からなるシリコンエピタキシャル層１０
を成長するのと同時にベースポリシリコン電極７ａの庇
からＰ型多結晶シリコン層からなる第１のリンクポリシ
リコン層１１が成長し、シリコンエピタキシャル層１０
とベースポリシリコン電極７ａをつなぐ。このときシリ
コンエピタキシャル層１０の膜厚は約３〜１０ｎｍ、例
えば５ｎｍであり、第１のリンクポリシリコン層１１の
膜厚は約３０〜１４０ｎｍ例えば６５ｎｍとなるような
シリコン単結晶成長レートが遅く、シリコン多結晶成長
レートが早い条件で選択成長を行う。また、この時点で
はシリコンエピタキシャル層１０の濃度と第１のリンク
ポリシリコン層１１の濃度は同じになっている。
てシリコン酸化膜６を取り除いたＮ型コレクタ層３上に
Ｐ型シリコン層からなるシリコンエピタキシャル層１０
を成長するのと同時にベースポリシリコン電極７ａの庇
からＰ型多結晶シリコン層からなる第１のリンクポリシ
リコン層１１が成長し、シリコンエピタキシャル層１０
とベースポリシリコン電極７ａをつなぐ。このときシリ
コンエピタキシャル層１０の膜厚は約３〜１０ｎｍ、例
えば５ｎｍであり、第１のリンクポリシリコン層１１の
膜厚は約３０〜１４０ｎｍ例えば６５ｎｍとなるような
シリコン単結晶成長レートが遅く、シリコン多結晶成長
レートが早い条件で選択成長を行う。また、この時点で
はシリコンエピタキシャル層１０の濃度と第１のリンク
ポリシリコン層１１の濃度は同じになっている。
【００２６】次に図６に示すように酸化雰囲気中で熱酸
化を行い、エミッタ開口下のシリコンエピタキシャル層
１０および第１のリンクポリシリコン層１１の側壁部を
酸化する。この時の熱酸化膜１２の膜厚はシリコンエピ
タキシャル層１０を完全に酸化した膜厚例えばシリコン
エピタキシャル層１０の膜厚が５ｎｍのときの熱酸化膜
厚は約１２ｎｍとなる。
化を行い、エミッタ開口下のシリコンエピタキシャル層
１０および第１のリンクポリシリコン層１１の側壁部を
酸化する。この時の熱酸化膜１２の膜厚はシリコンエピ
タキシャル層１０を完全に酸化した膜厚例えばシリコン
エピタキシャル層１０の膜厚が５ｎｍのときの熱酸化膜
厚は約１２ｎｍとなる。
【００２７】次に図７に示すように等方性酸化膜ウェッ
トエッチンを行い、熱酸化膜１２を取り除く。
トエッチンを行い、熱酸化膜１２を取り除く。
【００２８】次に図８に示すように熱酸化膜１２を除去
したコレクタ層３上に膜厚２０〜８０ｎｍ例えば５０ｎ
ｍ、不純物濃度１×１０18〜１×１０19ｃｍ-3例えば８
ｘ１０18ｃｍ-3のベース層１３を選択エピタキシャル成
長技術を用いて形成する。この時同時に第１のリンクポ
リシリコン層１１の側壁部にもベース層１３とほぼ同じ
膜厚でかつ同じ不純物濃度の第２のリンクポリシリコン
１４が形成される。この第２のリンクポリシリコン１４
は第１のリンクポリシリコン１１とともにベース層１３
とベースポリシリコン電極７ａをつなぐ役目をする。
したコレクタ層３上に膜厚２０〜８０ｎｍ例えば５０ｎ
ｍ、不純物濃度１×１０18〜１×１０19ｃｍ-3例えば８
ｘ１０18ｃｍ-3のベース層１３を選択エピタキシャル成
長技術を用いて形成する。この時同時に第１のリンクポ
リシリコン層１１の側壁部にもベース層１３とほぼ同じ
膜厚でかつ同じ不純物濃度の第２のリンクポリシリコン
１４が形成される。この第２のリンクポリシリコン１４
は第１のリンクポリシリコン１１とともにベース層１３
とベースポリシリコン電極７ａをつなぐ役目をする。
【００２９】つぎに図９に示すように、第１のサイドウ
ォール９および第２のリンクポリシリコン１４の側壁に
シリコン酸化膜からなる第２のサイドウォール１５を形
成した後、Ｎ+ 型多結晶シリコンで形成されたエミッタ
ポリシリコン電極１６をエミッタ開口部に形成し、その
後熱処理を行って接合深さ約１０〜６０ｎｍ、例えば２
０ｎｍのＮ+ 型エミッタ層１７をベース層１３表面に形
成する。この際、Ｐ+型ベースポリシリコン電極７ａか
らの不純物拡散により第１のリンクポリシリコン１１及
び第２のリンクポリシリコン１４は高濃度化される。
ォール９および第２のリンクポリシリコン１４の側壁に
シリコン酸化膜からなる第２のサイドウォール１５を形
成した後、Ｎ+ 型多結晶シリコンで形成されたエミッタ
ポリシリコン電極１６をエミッタ開口部に形成し、その
後熱処理を行って接合深さ約１０〜６０ｎｍ、例えば２
０ｎｍのＮ+ 型エミッタ層１７をベース層１３表面に形
成する。この際、Ｐ+型ベースポリシリコン電極７ａか
らの不純物拡散により第１のリンクポリシリコン１１及
び第２のリンクポリシリコン１４は高濃度化される。
【００３０】図１０は本発明の第２の実施例を示す断面
図である。
図である。
【００３１】この図では、ベース領域１３をシリコン・
ゲルマニウム層１３ａで形成した場合の例を示してい
る。この時のシリコン・ゲルマニウム層中のゲルマニウ
ム含有率は５〜２０％である。また、不純物濃度は３×
１０18〜３×１０19ｃｍ-3、代表例として１ｘ１０19ｃ
ｍ-3であり、膜厚は３０ｎｍ〜６０ｎｍである。またこ
の時、第２のリンクポリシリコン層１４もシリコン・ゲ
ルマニウムポリシリコン層１４ａとなる。
ゲルマニウム層１３ａで形成した場合の例を示してい
る。この時のシリコン・ゲルマニウム層中のゲルマニウ
ム含有率は５〜２０％である。また、不純物濃度は３×
１０18〜３×１０19ｃｍ-3、代表例として１ｘ１０19ｃ
ｍ-3であり、膜厚は３０ｎｍ〜６０ｎｍである。またこ
の時、第２のリンクポリシリコン層１４もシリコン・ゲ
ルマニウムポリシリコン層１４ａとなる。
【００３２】
【発明の効果】以上説明した本発明はベース抵抗が低
く、遮断周波数の低下を防ぐ構造を有している。たとえ
ば図１５〜図１９に示した従来例に比べベース抵抗は約
２０〜５０％低減される。またこの構造及び製造方法で
はベース層１３の濃度と第１のリンクポリシリコン層１
１の成長時の濃度を異ならせることが出来る。このた
め、第１のリンクポリシリコン層１１の濃度を成長時か
ら高くしておけばエミッタ形成時の熱処理温度の低温化
をした場合にもベース抵抗の増加を抑えることが出来
る。
く、遮断周波数の低下を防ぐ構造を有している。たとえ
ば図１５〜図１９に示した従来例に比べベース抵抗は約
２０〜５０％低減される。またこの構造及び製造方法で
はベース層１３の濃度と第１のリンクポリシリコン層１
１の成長時の濃度を異ならせることが出来る。このた
め、第１のリンクポリシリコン層１１の濃度を成長時か
ら高くしておけばエミッタ形成時の熱処理温度の低温化
をした場合にもベース抵抗の増加を抑えることが出来
る。
【００３３】また本発明ではベース領域の面積を極めて
小さくできる。このため極めて高速なバイポーラトラン
ジスタが形成できる。
小さくできる。このため極めて高速なバイポーラトラン
ジスタが形成できる。
【００３４】またＰ型ベース領域１３がシリコン・ゲル
マニウム層から形成されている場合、ベース領域のバン
ドギャップナローイング量を大きくでき、注入効率が改
善され、電流増幅率が向上する。この結果ベース濃度を
シリコン層を使った場合よりもより高くする事が出来、
一層のベース抵抗の低減が可能となる。
マニウム層から形成されている場合、ベース領域のバン
ドギャップナローイング量を大きくでき、注入効率が改
善され、電流増幅率が向上する。この結果ベース濃度を
シリコン層を使った場合よりもより高くする事が出来、
一層のベース抵抗の低減が可能となる。
【図１】本発明の第１の実施例のバイポーラトランジス
タを示す断面図である。
タを示す断面図である。
【図２】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図３】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図４】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図５】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図６】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図７】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図８】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図９】図１のトランジスタを製造する一実施例の方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図１０】本発明の第２の実施例のバイポーラトランジ
スタの示す断面図である。
スタの示す断面図である。
【図１１】従来技術のバイポーラトランジスタおよびそ
の製造方法の一例を示す断面図である。
の製造方法の一例を示す断面図である。
【図１２】従来技術のバイポーラトランジスタおよびそ
の製造方法の一例を示す断面図である。
の製造方法の一例を示す断面図である。
【図１３】従来技術のバイポーラトランジスタおよびそ
の製造方法の一例を示す断面図である。
の製造方法の一例を示す断面図である。
【図１４】従来技術のバイポーラトランジスタおよびそ
の製造方法の一例を示す断面図である。
の製造方法の一例を示す断面図である。
【図１５】従来技術のバイポーラトランジスタおよびそ
の製造方法の他の例を示す断面図である。
の製造方法の他の例を示す断面図である。
【図１６】従来技術のバイポーラトランジスタおよびそ
の製造方法の他の例を示す断面図である。
の製造方法の他の例を示す断面図である。
【図１７】従来技術のバイポーラトランジスタおよびそ
の製造方法の他の例を示す断面図である。
の製造方法の他の例を示す断面図である。
【図１８】従来技術のバイポーラトランジスタおよびそ
の製造方法の他の例を示す断面図である。
の製造方法の他の例を示す断面図である。
【図１９】従来技術のバイポーラトランジスタおよびそ
の製造方法の他の例を示す断面図である。
の製造方法の他の例を示す断面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ型コレクタ層 ４ フィールド酸化膜 ５ Ｎ+ 型コレクタ引き出し層 ６ シリコン酸化膜 ７ Ｐ+ 型多結晶シリコン ７ａ ベースポリシリコン電極 ８ シリコン窒化膜 ９ 第１のサイドウォール １０ シリコンエピタキシャル層 １１ Ｐ+ 型第１のリンクポリシリコン層 １２ 熱酸化膜 １３ Ｐ型ベース領域 １３ａ Ｐ型シリコン・ゲルマニウムベース層 １４ Ｐ+ 型第２のリンクポリシリコン層 １４ａ Ｐ+ 型第２のリンクシリコン・ゲルマニウム
ポリシリコン層 １５ 第２のサイドウォール １６ Ｎ+ 型エミッタポリシリコン電極 １７ Ｎ+ 型エミッタ層 １０１ Ｐ型シリコン基板 １０２ Ｎ+ 型埋込層 １０３ Ｎ型コレクタ層 １０４ フィールド酸化膜 １０５ Ｎ+ 型コレクタ引き出し層 １０６ シリコン酸化膜 １０７ Ｐ+ 型多結晶シリコン １０７ａ Ｐ+ 型ベースポリシリコン電極 １０８ シリコン窒化膜 １０９ Ｐ型真性ベース領域 １１０ Ｐ+ 型外部ベース領域 １１１ 第１のサイドウォール １１２ Ｎ+ 型エミッタポリシリコン電極 １１３ Ｎ+ 型エミッタ層 １１４ ベースエピタキシャル層 １１５ リンクポリシリコン層 １１６ 第２のサイドウォール
ポリシリコン層 １５ 第２のサイドウォール １６ Ｎ+ 型エミッタポリシリコン電極 １７ Ｎ+ 型エミッタ層 １０１ Ｐ型シリコン基板 １０２ Ｎ+ 型埋込層 １０３ Ｎ型コレクタ層 １０４ フィールド酸化膜 １０５ Ｎ+ 型コレクタ引き出し層 １０６ シリコン酸化膜 １０７ Ｐ+ 型多結晶シリコン １０７ａ Ｐ+ 型ベースポリシリコン電極 １０８ シリコン窒化膜 １０９ Ｐ型真性ベース領域 １１０ Ｐ+ 型外部ベース領域 １１１ 第１のサイドウォール １１２ Ｎ+ 型エミッタポリシリコン電極 １１３ Ｎ+ 型エミッタ層 １１４ ベースエピタキシャル層 １１５ リンクポリシリコン層 １１６ 第２のサイドウォール
Claims (8)
- 【請求項１】 第１導電型シリコン層からなるコレクタ
層上に形成された膜厚４０ｎｍ〜１５０ｎｍの第１の絶
縁膜と、前記第１の絶縁膜上に形成された高濃度第２導
電型の第１の多結晶シリコン層からなるベースポリシリ
コン電極と、前記ベースポリシリコン電極上に形成され
た第２の絶縁膜と、前記ベースポリシリコン電極および
前記第２の絶縁膜に形成されたエミッタ開口と、前記エ
ミッタ開口側壁に第３の絶縁膜で形成された第１のサイ
ドウォールと、前記エミッタ開口外周部の前記第１の絶
縁膜を除去した前記コレクタ層上に形成された膜厚３ｎ
ｍ〜１０ｎｍの第２導電型シリコンエピタキシャル層
と、前記第２導電型シリコンエピタキシャル層が成長す
るのと同時にエミッタ開口外周部のベースポリシリコン
電極の庇の下から前記第２導電型シリコンエピタキシャ
ル層に接するように形成された高濃度第２導電型の第２
の多結晶シリコン層と、前記エミッタ開口下の前記第１
の絶縁膜を除去した前記コレクタ層上に形成した膜厚２
０ｎｍ〜８０ｎｍの第２導電型の第２のシリコンエピタ
キシャル層からなるベース層と、前記第２のシリコンエ
ピタキシャル層からなる第２導電型ベース層を成長する
のと同時に前記第２の多結晶シリコン層の側壁に形成し
た第２導電型の第３の多結晶シリコン層を有し、前記第
１のサイドウォールおよび前記第３の多結晶シリコン層
を覆うように形成した第４の絶縁膜からなる第２のサイ
ドウォールを有し、高濃度第１導電型の第４の多結晶シ
リコン層からなるエミッタ電極を有し、前記エミッタ電
極からの不純物拡散により前記ベース層内に形成した高
濃度第１導電型エミッタ層を有することを特徴とする自
己整合型バイポーラトランジスタ。 - 【請求項２】 前記第１の絶縁膜および前記第４の絶縁
膜がシリコン酸化膜であり、前記第２の絶縁膜および前
記第３の絶縁膜がシリコン窒化膜であることを特徴とす
る請求項１に記載の自己整合型バイポーラトランジス
タ。 - 【請求項３】 前記第２の多結晶シリコン層の膜厚は前
記第１のシリコンエピタキシャル層の膜厚にたいして３
倍以上厚いことを特徴とする請求項１もしくは請求項２
に記載の自己整合型バイポーラトランジスタ。 - 【請求項４】 前記ベース層が前記第２のシリコンエピ
タキシャル層のかわりにシリコン・ゲルマニウム層で構
成されることを特徴とする請求項１、請求項２もしくは
請求項３に記載の自己整合型バイポーラトランジスタ。 - 【請求項５】 第１導電型シリコン層からなるコレクタ
層上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に高濃度第２導電型の第１の多結晶シリコン層から
なるベースポリシリコン電極を形成する工程と、前記ベ
ースポリシリコン電極上に第２の絶縁膜を形成する工程
と、前記ベースポリシリコン電極および前記第２の絶縁
膜にエミッタ開口を形成する工程と、前記エミッタ開口
側壁に第３の絶縁膜で形成された第１のサイドウォール
を形成する工程と、前記エミッタ開口直下および開口外
周部の前記第１の絶縁膜を除去する工程と、前記第１の
絶縁膜を除去した前記コレクタ層上に選択的に第１の第
２導電型シリコンエピタキシャル層を膜厚３ｎｍ〜１０
ｎｍ成長する工程と、前記第１のシリコンエピタキシャ
ル層を成長するのと同時にエミッタ開口外周部のベース
ポリシリコン電極の庇から前記第１のシリコンエピタキ
シャル層に接するように第２導電型の第２の多結晶シリ
コン層を成長する工程と、前記エミッタ開口下の前記第
１のシリコンエピタキシャル層の露出している領域を酸
化してシリコン酸化膜を形成する工程と、前記シリコン
酸化膜を除去して前記第１導電型コレクタ層を露出する
工程と、露出した前記コレクタ層上に第２導電型の第２
のシリコンエピタキシャル層からなるベース層を成長す
る工程と、前記第２のシリコンエピタキシャル層からな
る第２導電型ベース層を成長するのと同時に、前記第２
の多結晶シリコン層の側壁に第２導電型の第３の多結晶
シリコン層を成長する工程と、全面に第４の絶縁膜を成
長し、ドライエッチング工程を経て前記第１のサイドウ
ォールを覆うように第２のサイドウォールを形成する工
程と、高濃度第１導電型の第３の多結晶シリコン層から
なるエミッタ電極を形成する工程と、前記エミッタ電極
からの不純物拡散により、前記ベース層内に高濃度第１
導電型エミッタ層を形成する工程と、この時同時に前記
第２および第４の多結晶シリコン層が前記ベースポリシ
リコン電極からの第２導電型不純物の拡散により高濃度
化する工程とを有することを特徴とする自己整合型バイ
ポーラトランジスタの製造方法。 - 【請求項６】 前記第１の絶縁膜および前記第４の絶縁
膜がシリコン酸化膜であり、前記第２の絶縁膜および前
記第３の絶縁膜がシリコン窒化膜であることを特徴とす
る請求項５に記載の自己整合型バイポーラトランジスタ
の製造方法。 - 【請求項７】 前記第２の多結晶シリコン層の膜厚は前
記第１のシリコンエピタキシャル層の膜厚にたいして３
倍以上厚いことを特徴とする請求項５もしくは請求項６
に記載の自己整合型バイポーラトランジスタの製造方
法。 - 【請求項８】 前記ベース層が前記第２のシリコンエピ
タキシャル層のかわりにシリコン・ゲルマニウム層で構
成されることを特徴とする請求項５，請求項６もしくは
請求項７に記載の自己整合型バイポーラトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25441992A JP2850666B2 (ja) | 1992-09-24 | 1992-09-24 | 自己整合型バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25441992A JP2850666B2 (ja) | 1992-09-24 | 1992-09-24 | 自己整合型バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112215A JPH06112215A (ja) | 1994-04-22 |
| JP2850666B2 true JP2850666B2 (ja) | 1999-01-27 |
Family
ID=17264720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25441992A Expired - Fee Related JP2850666B2 (ja) | 1992-09-24 | 1992-09-24 | 自己整合型バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850666B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720793B2 (ja) * | 1994-05-12 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2669377B2 (ja) * | 1995-01-30 | 1997-10-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3545503B2 (ja) * | 1995-08-11 | 2004-07-21 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP3890202B2 (ja) | 2001-03-28 | 2007-03-07 | 株式会社日立製作所 | 半導体装置の製造方法 |
| CN102169862B (zh) * | 2011-03-02 | 2013-09-04 | 杭州士兰集成电路有限公司 | 双极电路的一种引线孔结构及制造方法 |
-
1992
- 1992-09-24 JP JP25441992A patent/JP2850666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112215A (ja) | 1994-04-22 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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